特許

J-GLOBAL ID：200903048151819646

半導体構造とその製造方法、及び半導体デバイス

発明者： フィリップ・シオタ
出願人/特許権者： フィリップ・シオタ
代理人 (1件)： 大島 陽一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-106158
公開番号（公開出願番号）：特開平6-125048
出願日： 1993年04月07日
公開日（公表日）： 1994年05月06日
要約：

【要約】【目的】 同時にMOSまたはCMOSデバイスを形成する過程に於て、ESD保護デバイスまたは電圧関連ダイオードに適する比較的低いブレイクダウン電圧を有するダイオードを提供することにある。【構成】 半導体構造であって、第1導電型式(P)の第1バルク領域(1103)と、第2導電型式(N)の低濃度にドープされたソース/ドレイン領域(1111)と、第2導電型式の第2バルク領域(1102)と、低濃度にドープされた第2導電型式部分(1110)と、第1導電型式の低濃度にドープされたソース/ドレイン領域(1120)と、低濃度にドープされた第1導電型式部分(1121)と、第2導電型式部分(1114)と、第2導電型式のソース/ドレイン領域(1115)と、第2導電型式の第2のダイオード領域(1116)と、第1導電型式の第2のダイオード領域(1119)と、第1導電型式のソース/ドレイン領域(1118)と、第1導電型式部分(1117)とを有する。

請求項（抜粋）：

半導体構造の製造方法であって、a)第1導電型式(P)の第1バルク領域(1103)内に、前記第1導電型式とは相異なる第2の導電型式(N)の低濃度にドープされたソース/ドレイン領域(1111)を形成する過程と、b)前記第2導電型式の第2バルク領域(1102)内に、第1のダイオード領域の低濃度にドープされた第2導電型式部分(1110)を形成する過程と、c)前記第2バルク領域(1102)内に、前記第1導電型式の低濃度にドープされたソース/ドレイン領域(1120)を形成する過程と、d)前記第1バルク領域(1103)内に、第1のダイオード領域の低濃度にドープされた第1導電型式部分(1121)を形成する過程と、e)前記第1バルク領域(1103)内に、前記第1のダイオード領域の第2導電型式部分(1114)を形成する過程と、f)前記第1バルク領域(1103)内に、前記第2導電型式のソース/ドレイン領域(1115)を形成する過程と、g)前記第2バルク領域(1102)内に、前記第2導電型式の第2のダイオード領域(1116)を形成する過程と、h)前記第1バルク領域(1103)内に、前記第1導電型式の第2のダイオード領域(1119)を形成する過程と、i)前記第2バルク領域(1102)内に、前記第1導電型式のソース/ドレイン領域(1118)を形成する過程と、j)前記第2バルク領域(1102)内に、前記第1のダイオード領域の第1導電型式部分(1117)を形成する過程とを有し、前記第1バルク領域が、低濃度にドープされたソース/ドレイン領域を備えたMOSデバイスと、第1の端子として働く、前記第1バルク領域内に形成された前記第1のダイオード領域の前記第2導電型式部分と、第2の端子として働く、前記第1バルク領域内の前記第2のダイオード領域とを備えたダイオードとを有し、前記第2バルク領域が、低濃度にドープされたソース/ドレイン領域を備えたMOSデバイスと、第1端子として働く、前記第2バルク領域内の前記第1のダイオード領域の前記第1導電型式部分と、第2端子として働く、前記第2バルク領域内の前記第2ダイオード領域とを備えたダイオードとを有することを特徴とする製造方法。

IPC (3件)：

H01L 27/092 ,  H01L 27/06 ,  H01L 29/784

FI (3件)：

H01L 27/08 321 H ,  H01L 27/06 311 B ,  H01L 29/78 301 K