特許

J-GLOBAL ID：200903048159034036

DLTSサンプル構造、DLTS測定方法および半導体デバイス

発明者： 藤田 文子 ,  山本 茂久
出願人/特許権者： 三菱電機株式会社 ,  菱電セミコンダクタシステムエンジニアリング株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-215494
公開番号（公開出願番号）：特開2002-033367
出願日： 2000年07月17日
公開日（公表日）： 2002年01月31日
要約：

【要約】【課題】 プロセス中に半導体層中に混入された不純物を検出することができるDLTSサンプル構造、DLTS測定方法および半導体デバイスを提供する。【解決手段】 このサンプル構造では、フィールドパターン21が形成された半導体基板22の表面にショットキー電極23が形成されている。ショットキー電極23は、複数のフィールドパターン21を覆うようにして基板22の表面上に形成されている。DLTS測定は、基板22の裏面側をグランドに接地して、ショットキー電極23にパルス状に変化する逆バイアス電圧を印加し、基板22中の空乏層24内に生じる過渡現象に基づく信号を検出することにより行われる。

請求項（抜粋）：

半導体層と、前記半導体層上に形成され、前記半導体層とショットキー接合を形成するショットキー電極と、前記半導体層の表面に選択的に形成された絶縁性のパターンと、を備え、前記半導体層の表面における、前記パターンと前記半導体層との境界の少なくとも一部が、前記半導体層と前記ショットキー電極との境界において広がる空乏層に含まれることを特徴とするDLTSサンプル構造。

IPC (3件)：

H01L 21/66 ,  G01N 27/00 ,  G01R 31/26

FI (5件)：

H01L 21/66 N ,  H01L 21/66 Y ,  G01N 27/00 Z ,  G01R 31/26 B ,  G01R 31/26 G

Fターム (20件)：

2G003AA02 ,  2G003AA10 ,  2G003AB00 ,  2G003AE06 ,  2G003AH00 ,  2G060AA09 ,  2G060AE20 ,  2G060AE40 ,  2G060BA07 ,  2G060EB09 ,  2G060HA03 ,  2G060HC10 ,  4M106AA07 ,  4M106AB01 ,  4M106AB11 ,  4M106BA14 ,  4M106CA05 ,  4M106CB02 ,  4M106CB15 ,  4M106DH01