特許
J-GLOBAL ID：200903048182771773
出力回路
発明者：
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出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-241180
公開番号（公開出願番号）：特開2001-067875
出願日： 1999年08月27日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 トライステート型出力回路におけるハイインピーダンス状態移行時のリンギングを抑制し、出力回路を備えるシンクロナスDRAM等ならびにこれを搭載するメモリモジュール等の動作を安定化する。【解決手段】 出力制御信号DOCがロウレベルとされその反転信号DOCBがハイレベルとされることで選択的にオン状態となり、出力信号DOBNをロウレベルとして対応する図示されないNチャンネル型の出力MOSFETをオフ状態とするMOSFETN2を含むノアゲートNO1を備えるトライステート型出力回路において、例えば、MOSFETN2と直列形態に、出力信号DOBNのロウレベルへの変化を緩やかにし、Nチャンネル型の出力MOSFETのオフ状態への遷移を緩やかにするためのダンピング抵抗Rd2を設ける。
請求項（抜粋）：
出力制御信号が無効レベルとされることで選択的にオン状態となり、その出力信号たる第1の内部信号を選択的に無効レベルとする第1のMOSFETを含む第1の論理ゲートと、上記出力制御信号が無効レベルとされることで選択的にオン状態となり、その出力信号たる第2の内部信号を選択的に無効レベルとする第2のMOSFETを含む第2の論理ゲートとを含むプリバッファと、上記第1の内部信号の有効レベルを受けて選択的にオン状態となり、その無効レベルを受けて選択的にオフ状態となる第1の出力MOSFETと、上記第2の内部信号の有効レベルを受けて選択的にオン状態となり、その無効レベルを受けて選択的にオフ状態となる第2の出力MOSFETとを含む出力MOSFET部とを備えるものであって、かつ、上記第1又は第2のMOSFETと直列形態に、上記第1又は第2の内部信号の無効レベルへのレベル変化を緩やかにするための第1又は第2のダンピング抵抗が設けられてなることを特徴とする出力回路。
IPC (3件)：
G11C 11/409
, G11C 11/407
, H03K 19/0175
G11C 11/34 354 Q
, G11C 11/34 362 S
, H03K 19/00 101 F
5B024AA03
, 5B024BA29
, 5B024CA09
, 5B024CA11
, 5J056AA04
, 5J056AA40
, 5J056BB24
, 5J056DD13
, 5J056DD29
, 5J056EE11
, 5J056EE13
, 5J056FF07
, 5J056GG12
, 5J056HH04
, 5J056KK01
