特許

J-GLOBAL ID：200903048192979348

キャッシュメモリ及びそれを備えた情報処理装置

発明者： 高橋 真史
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-203533
公開番号（公開出願番号）：特開平9-050401
出願日： 1995年08月09日
公開日（公表日）： 1997年02月18日
要約：

【要約】【課題】 動作させるキャッシュ容量を動的に変更することによって、性能低下を抑えつつ、消費電力を削減することができるキャッシュメモリを提供する。【解決手段】 セット・アソシアティブ方式のキャッシュメモリにおいて、ミス率測定回路140が実行中のキャッシュミス率を測定し、ウェイ数制御回路150が、測定したミス率の変動を観察し、動作させるウェイ数を判断し、パワー制御回路160に対して指示を行う。ウェイ数制御回路150は、動作させるウェイ数を減らした場合に、ミス率が増加すれば、ウェイ数を元に戻す。また、動作させるウェイ数を増やした場合に、ミス率が変化しなければ、動作させるウェイ数を元に戻すように制御する。

請求項（抜粋）：

複数のウェイを有するセットアソシアティブ方式のキャッシュメモリにおいて、キャッシュのミス率を測定するミス率測定手段と、該ミス率測定手段から得られるミス率の変化に基づいて、動作させるウェイ数を判断するウェイ数判断手段と、該ウェイ数判断手段の判断に基づいて、各ウェイを動作させるウェイ動作制御手段と、から構成されることを特徴とするキャッシュメモリ。

IPC (2件)：

G06F 12/08 310 ,  G06F 12/08

FI (2件)：

G06F 12/08 310 Z ,  G06F 12/08 S

引用特許：

審査官引用 (3件)

• 特開平1-233537
  
• 特開平4-205040
  
• キャッシュ装置
  公報種別：公開公報   出願番号：特願平5-066996   出願人：松下電器産業株式会社