特許

J-GLOBAL ID：200903048249541123

検証パターン生成装置、検証パターン生成方法および検証パターン生成プログラムを記録した媒体

発明者： 鈴木 繁
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-210939
公開番号（公開出願番号）：特開2001-035191
出願日： 1999年07月26日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 メモリの論理検証およびタイミング検証において使用される検証パターンを自動生成することが可能な検証パターン生成装置を提供すること。【解決手段】 検証パターン生成装置は、検証対象となるメモリの種類毎に、所定時間の検証パターンである基本検証パターンを格納する基本検証パターン格納部21と、メモリのアドレスを生成するアドレス生成部23と、コマンドに応じて、基本検証パターン格納部21から基本検証パターンを読み出し、基本検証パターンにアドレス生成部23によって生成されたアドレスおよび入出力データを設定して検証パターンを生成する検証パターン生成部25とを含む。検証パターン生成部25は、基本検証パターンにアドレスおよび入出力データを設定して検証パターンを生成するので、検証パターンを自動生成することが可能となり、漏れのない検証パターンを作成することが可能となる。

請求項（抜粋）：

メモリの種類に応じた複数の動作コマンド情報と、該動作コマンド情報に応じて定義され、前記メモリの有する制御端子に与えられる制御信号パターン情報とを格納するための格納手段と、メモリのアドレスを生成するためのアドレス生成手段と、動作コマンド情報に応じて、前記制御信号パターン情報格納手段から制御信号パターン情報を読み出し、該制御信号パターン情報に前記アドレス生成手段によって生成されたアドレスおよび入出力データを設定して検証パターンを生成するための検証パターン生成手段とを含む検証パターン生成装置。

IPC (4件)：

G11C 29/00 657 ,  G01R 31/3183 ,  G01R 31/28 ,  G06F 17/50

FI (5件)：

G11C 29/00 657 Z ,  G01R 31/28 Q ,  G01R 31/28 B ,  G06F 15/60 664 B ,  G06F 15/60 670 J

Fターム (16件)：

2G032AA07 ,  2G032AG07 ,  5B046AA08 ,  5B046BA09 ,  5B046JA01 ,  5L106DD22 ,  5L106DD23 ,  5L106GG03 ,  9A001BB02 ,  9A001BB03 ,  9A001BB04 ,  9A001JJ45 ,  9A001JJ49 ,  9A001KK37 ,  9A001KK54 ,  9A001LL05