特許

J-GLOBAL ID：200903048250238450

LSIテストパターンプログラム自動生成方法およびその装置並びにLSIテスト方法

発明者： 堀▲崎▼ 修一 ,  青木 英之 ,  河上 正見
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-338782
公開番号（公開出願番号）：特開2001-155497
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
要約：

【要約】【課題】DRAMやSRAMやFLASHなどの半導体メモリにおいて、容量やI/O数などが変更されたとき容易にテストパターンプログラムを自動生成できるようにしたLSIテストパターンプログラム自動生成方法およびその装置並びにLSIテスト方法を提供することにある。【解決手段】本発明は、半導体メモリに必要とする少なくとも書き込み信号およびテストパターンを発生させるための2次元の走査方向を記述した複数のテスト条件をデータベースとして用意しておく過程と、該用意された前記複数のテスト条件の一覧を表示して複数のステップについてテスト条件を選択する過程と、テストパターンを発生するための2次元の走査領域を設定する過程と、前記選択された複数のステップについてのテスト条件と前記設定された2次元の走査領域とに基いて半導体メモリに対するテストパターンプログラムを生成する過程とを有することを特徴とする。

請求項（抜粋）：

特定される種類の半導体メモリに必要とする少なくともテストパターンおよび該テストパターンを発生させるための走査方向を記述した複数のテスト条件をデータベースとして用意しておく用意過程と、該用意過程で用意された前記複数のテスト条件の一覧を表示し、試験対象の特定される種類の半導体メモリに適するテスト条件を複数のステップについて選択するテスト条件選択過程と、前記試験対象の特定される種類の半導体メモリに適するテストパターンを発生するための走査領域を設定する走査領域設定過程と、前記テスト条件選択過程で選択された複数のステップについてのテスト条件と前記走査領域設定過程で設定された走査領域とに基いて前記試験対象の特定される種類の半導体メモリに対するテストパターンプログラムを生成するプログラム生成過程とを有することを特徴とするLSIテストパターンプログラム自動生成方法。

IPC (4件)：

G11C 29/00 657 ,  G01R 31/3183 ,  G01R 31/28 ,  H01L 21/82

FI (4件)：

G11C 29/00 657 Z ,  G01R 31/28 Q ,  G01R 31/28 B ,  H01L 21/82 T

Fターム (26件)：

2G032AA07 ,  2G032AE10 ,  2G032AE12 ,  2G032AG10 ,  5F064BB13 ,  5F064BB14 ,  5F064BB31 ,  5F064HH10 ,  5F064HH12 ,  5L106AA01 ,  5L106AA02 ,  5L106AA10 ,  5L106DD22 ,  5L106DD23 ,  9A001BB02 ,  9A001BB03 ,  9A001BB04 ,  9A001BB05 ,  9A001DD14 ,  9A001FF03 ,  9A001JJ01 ,  9A001JJ45 ,  9A001JJ50 ,  9A001KK37 ,  9A001KK54 ,  9A001LL05