特許
J-GLOBAL ID：200903048255214045
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235784
公開番号（公開出願番号）：特開平6-084367
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】第2のセルアレイの読み出し情報を帰還して、読み出し信号の時間幅を設定した半導体記憶装置において、製造のばらつきや動作条件の変動等に対して、安定に動作する消費電力の少ない半導体記憶装置を得ること。【構成】第1の制御回路41の出力D1と第1の読み出し回路5との間に、遅延回路42と第2の制御回路43を入力し、第1の読み出し回路の入力は第2の制御回路43の出力を読み出し信号REとする。遅延回路42の遅延時間によって読み出し時間幅を設定する事ができるので、安定した回路動作を得ることができる。
請求項（抜粋）：
メモリセルを行列状に配列してなり、列方向に情報伝達線を配置し、行方向に選択制御線を配置してなる第1,第2のセルアレイと、制御信号と第2の読み出し回路の出力とを入力とする第1の制御回路と、前記第1の制御回路の出力を入力とする遅延回路と、前記遅延回路の出力と前記制御信号とを入力して読み出し信号を出力する第2の制御回路と、前記第2のセルアレイの情報伝達線に接続され、前記読み出し信号により制御され、前記第1の制御回路に出力して前記読み出し信号を変化させる第2の読み出し回路と、前記第1のセルアレイの情報伝達線に接続され、前記読み出し信号により制御されて前記第1のセルアレイの情報を出力する第1の読み出し回路とを含むことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 301 E
, G11C 11/34 354 A
