特許
J-GLOBAL ID：200903048260198392
半導体メモリ試験方法およびこの方法を実施する装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-166317
公開番号（公開出願番号）：特開平9-017197
出願日： 1995年06月30日
公開日（公表日）： 1997年01月17日
要約：
【要約】【目的】 不良解析メモリの記憶内容を円滑に読み出す半導体メモリ試験方法および装置を提供する。【構成】 複数台の試験パターン発生器2の発生するシーケンスデータをインターリーブ回路71 を介して被試験メモリ6に書き込み、試験結果をインターリーブ回路72 を介して読み出して複数n台の論理比較器4に印加し、試験結果と期待値データとを比較して判定結果が否であったサイクルについてシーケンスデータおよびフェイルの発生したデータ出力ピンの状態を示すフェイル信号を複数台の不良解析メモリ5に格納するに際して、フェイル信号に基づいてフェイルマーク信号を発生してこの信号をもフェイル信号に対応して格納し、これを読み出してフェイルの発生したサイクルを特定する半導体メモリ試験方法および装置。
請求項（抜粋）：
複数n台の試験パターン発生器の発生するシーケンスデータをインターリーブ回路を介して被試験メモリに書き込み、被試験メモリから読み出される試験結果である読み出しデータをインターリーブ回路を介して読み出して複数n台の論理比較器に印加し、試験結果と期待値データとを比較して判定結果が否であったサイクルについてシーケンスデータおよびフェイルの発生したデータ出力ピンの状態を示すフェイル信号を複数n台の不良解析メモリに格納するに際してフェイル信号に基づいてフェイルが発生したことを示すフェイルマーク信号を発生し、このフェイルマーク信号をもフェイル信号に対応して格納し、フェイルマーク信号を不良解析メモリ5から順次に読み出してフェイルの発生したサイクルを特定することを特徴とする半導体メモリ試験方法。
IPC (2件)：
G11C 29/00 303
, G01R 31/28
G11C 29/00 303 A
, G01R 31/28 B
