特許
J-GLOBAL ID：200903048389692512
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平9-351870
公開番号（公開出願番号）：特開平11-185467
出願日： 1997年12月22日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 本発明は、DRAMと論理ブロックとが混在する半導体集積回路装置において、DRAMと論理ブロック間の配線遅延及び配線領域の増大化、センスアンプ部における増幅動作に伴う遅延、データの繰り返し読み書き動作に伴う遅延及びレジスタ設置領域の増大化を抑制し、処理速度の高速化及び集積度の向上を図ることができる半導体集積回路装置を提供することを課題とする。【解決手段】 LSIは、DRAM10a、10bと論理領域20が同一のチップ上、或いは、プリント基板上等に混在して形成され、DRAM10aを構成するメモリセルアレイAに付属するセンスアンプAの近傍に隣接するように論理ブロックAが配置される。また、同様に、DRAM10bを構成するセルアレイBに付属するセンスアンプBの近傍に隣接するように論理ブロックBが配置される。
請求項（抜粋）：
所定の情報が記憶された記憶部をマトリクス状に配列した記憶領域と、該記憶部に記憶された前記情報をビット線を介して読み出し、判定するセンスアンプ部と、該センスアンプ部により読み出された前記情報を使用し、所定の論理演算を行う論理回路部と、を有する半導体集積回路装置において、前記論理回路部は、前記論理演算で使用する前記情報が記憶された前記記憶部に対応する前記センスアンプ部の近傍に配置されていることを特徴とする半導体集積回路装置。
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 371 K
