特許

J-GLOBAL ID：200903048392073530

半導体集積回路装置およびその製造方法

発明者： 池田 修二 ,  児島 雅之 ,  高松 朗 ,  吉田 安子
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-362551
公開番号（公開出願番号）：特開2000-183313
出願日： 1998年12月21日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】 メモリ・ロジック混載LSIの高性能化、微細化を推進する。また、メモリ・ロジック混載LSIの製造工程を簡略化する。【解決手段】 DRAMのメモリセルを構成するメモリセル選択用MISFETQsのゲート電極8Aと、ロジックLSIを構成するnチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのゲート電極8B、8Cとを、SiGe層28とその上部に堆積したW層29とによって構成する。また、これらのゲート電極8A、8B、8Cの上部に窒化シリコン層9を積層し、セルフアラインコンタクトホール(SAC)の形成を実現する。

請求項（抜粋）：

半導体基板の第1領域にnチャネル型MISFETが形成され、第2領域にpチャネル型MISFETが形成された半導体集積回路装置であって、前記nチャネル型MISFETおよび前記pチャネル型MISFETのそれぞれのゲート電極は、SiGe層とその上部に形成されたメタル層またはメタルシリサイド層とを含んで構成され、前記それぞれのゲート電極の上部には、第1絶縁層が形成されていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 621 C ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 27/10 681 F

Fターム (47件)：

5F038AC05 ,  5F038AC09 ,  5F038AC10 ,  5F038AC15 ,  5F038DF05 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ17 ,  5F038EZ18 ,  5F083AD10 ,  5F083AD31 ,  5F083AD48 ,  5F083AD62 ,  5F083FR02 ,  5F083JA05 ,  5F083JA06 ,  5F083JA31 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083KA05 ,  5F083MA02 ,  5F083MA04 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR03 ,  5F083PR06 ,  5F083PR10 ,  5F083PR21 ,  5F083PR29 ,  5F083PR33 ,  5F083PR40 ,  5F083PR42 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR52 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA12