特許
J-GLOBAL ID：200903048412303952
固定エリアのキャッシュ競合ミスの最適化方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-284201
公開番号（公開出願番号）：特開平10-124392
出願日： 1996年10月25日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 固定エリアが論理アドレスと物理アドレスの関係を変更できないという特質を有するにもかかわらず、固定エリア内のアドレスの相互間の競合ミスを最低にするキャッシュ競合ミスの最適化方法を実現する。【解決手段】 本発明の最適化方法では、その単位を「群」と呼び、群の大きさの最小単位は、競合ミスを回避するために物理アドレッシングキャッシュの大きさとする。その群の直前または直後に、出来るだけ少ない数ページのダミーエリアを挿入し、その結果より発生する競合ミスの数を計算し、その競合ミスの数が目標値以下となるような挿入位置と挿入ページ数を求める。そして、それらの結果に従って、固定エリアの論理アドレスの割付けを、システム生成時に変更することにより、固定エリア相互間のキャッシュの競合ミスを最低にする。
請求項（抜粋）：
情報処理装置内の中央演算ユニットが高速なキャッシュメモリを有し、該キャッシュメモリが多数の行の集合であり、その行番号の決定が物理アドレスの一部の情報を使用して決定される物理アドレッシングキャッシュメモリの場合に、該キャッシュメモリを使用できるアドレス空間が「論理アドレスと物理アドレスの関係がハードウェア的に固定であるエリア」と定義される固定エリアを含む場合の固定エリアのキャッシュメモリの競合ミスを最低にする最適化方法において、前記固定エリアを物理アドレッシングキャッシュメモリの大きさの整数倍の群という単位に分割する手順と、前記群の直前または直後に、必要に応じて、1ページのダミーエリアを挿入する手順と、前記ダミーエリアが挿入された状態での全てのページの行の使用状況を反映して、物理アドレッシングキャッシュメモリの競合ミス数を算出する手順と、前記算出された競合ミス数が、「各物理アドレッシングキャッシュメモリページ毎の相異なるページ間のページ競合数の合計である全競合数から、最適化処理をしている物理アドレッシングキャッシュメモリ内の1ページに関するページ競合数を減算した結果」である目標競合数と比較して、前記目標競合数以下であれば、最適化処理をしている物理アドレッシングキャッシュメモリ内の1ページに関する前記群に対する最適解とする手順と、前記算出された競合ミス数が、前記目標競合数より多ければ、前記群の直前または直後に挿入するページ数を1ページ増やして、前記算出と比較を繰り返す手順と、前記挿入されたページ数が、最適化対象である群の全てについて「物理アドレッシングキャッシュメモリの全ページ数から1を減じた値である」一定値に達した場合、最適化を中止する手順と、最適化が中止されない場合は、上記を、物理アドレッシングキャッシュメモリ内の競合ミスを有する全てのページに対して繰り返す手順とを有することを特徴とする固定エリアのキャッシュ競合ミスの最適化方法。
IPC (2件)：
G06F 12/08
, G06F 12/08 310
G06F 12/08 W
, G06F 12/08 310 Z
