特許
J-GLOBAL ID：200903048423058771
DMOS FET
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡辺 正康
公報種別：公開公報
出願番号（国際出願番号）：特願平8-214518
公開番号（公開出願番号）：特開平10-065150
出願日： 1996年08月14日
公開日（公表日）： 1998年03月06日
要約：
【要約】【課題】 従来の横型DMOS FETにより所定の耐圧が得られオン抵抗も最低となるようドリフトチャンネル長Ld、ドリフトチャンネルの濃度が十分最適化されている場合に、尚一層オン抵抗の低減を実現することにある。【解決手段】本発明では次の点に着目して実現した。横型DMOS FETのオン抵抗を低減させるために、一般的にはゲートの幅を増大させて電流通路を大きくしオン抵抗を低下させる。これに伴いドリフトチャンネル、ソース領域等も増大しチイプサイズが大きくなる。そこで、ドリフトチャンネル、ソース領域の面積を大きくしないで、ドレイン層をドリフト層のより深い位置まで掘り下げることにより面積を増したのと同じ効果を求めた。
請求項（抜粋）：
シリコン基板の一つの面に形成された半導体のドリフト層及びpベース層と、前記ドリフト層の自由面側に形成されたドレイン層と、前記pベース層の自由面側に形成されたソース層と、前記pベース層からドリフト層にわたってシリコン酸化膜を介して設けられたゲート電極とを含む横型DMOS FETにおいて、前記ドリフト層をより深く掘り下げた位置に前記ドレイン層を形成してオン抵抗を低減させたことを特徴とするDMOS FET。
IPC (2件)：
FI (2件)：
H01L 29/78 301 D
, H01L 31/12 F
