特許
J-GLOBAL ID：200903048428722939
クロック逓倍回路
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-053732
公開番号（公開出願番号）：特開平11-251880
出願日： 1998年03月05日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】低消費電力で、かつ温度等の動作条件による変動が抑えられて正確なデューティ比を有する逓倍クロック信号を生成することのできるクロック逓倍回路を提供する。【解決手段】入力されたクロック信号Fと、遅延調整ディレイライン11で遅延された遅延クロック信号Gを、エクスクルーシブオア回路12に入力してエクスクルーシブオアを取り、そのエクスクルーシブオア回路12からクロック信号Fと遅延クロック信号Gとの位相差に応じた逓倍クロック信号Hを出力してループフィルタ13で電荷をチャージ,ディスチャージして遅延量調整信号Iを生成し、遅延調整ディレイライン11の遅延量を調整する。
請求項（抜粋）：
クロック信号が入力され、入力されたクロック信号を遅延量調整自在に遅延する遅延回路と、前記遅延回路で遅延される前と後のクロック信号を論理合成することにより、入力されたクロック信号が逓倍されてなる逓倍クロック信号を生成する論理合成回路と、前記遅延回路で遅延される前と後のクロック信号の位相差に応じて前記遅延回路の遅延量を調整する遅延量調整回路とを備えたことを特徴とするクロック逓倍回路。
引用特許：
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