特許
J-GLOBAL ID：200903048500666259
遅延シミュレーション方式
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-027513
公開番号（公開出願番号）：特開平5-197777
出願日： 1992年01月20日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】 フロアプランに基づくマクロ間の配線の遅延時間を用いて遅延シミュレーション行うことにより、遅延時間計算の精度を向上させる。【構成】 フロアプラン作成手段2により作成されたフロアプランに基づき、マクロ間の配線の遅延時間を算出し、これを遅延時間付加手段6によりハードウェア記述言語に付加し、これをシミュレーション手段8によりシミュレーションする。
請求項（抜粋）：
ハードウェア記述言語を格納するハードウェア記述格納手段と、このハードウェア記述言語に基づき、フロアプランを作成するフロアプラン作成手段と、このフロアプランを格納するフロアプラン格納手段と、前記のフロアプラン及びハードウェア記述言語よりマクロ間の配線長を求め、それに基づき、マクロ間の配線の遅延時間を求めるマクロ間遅延算出手段と、このマクロ間の配線の遅延時間を格納するマクロ間遅延格納手段と、前記ハードウェア記述言語に、このマクロ間の配線の遅延時間を付加する遅延時間付加手段と、遅延時間を付加したハードウェア記述言語を格納する遅延時間付ハードウェア記述言語格納手段と、前記遅延時間を付加したハードウェア記述言語に基づき、遅延シミュレーションを行うシミュレーション手段、とを含むことを特徴とする遅延シミュレーション方式。
引用特許：
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