特許
J-GLOBAL ID：200903048515497798
クロック配線設計方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-013551
公開番号（公開出願番号）：特開平5-210709
出願日： 1992年01月29日
公開日（公表日）： 1993年08月20日
要約：
【要約】【目的】クロックサイクルの短縮可能なクロック配線設計方式を提供する。【構成】遅延解析手段103 は全パスの遅延時間余裕度を求める。ワ-ストケ-スパス検出手段104 は遅延時間余裕度のうち最悪の遅延時間余裕度を持つパスを検出する。クロックスキュウ調整時間抽出手段105 はワ-ストケ-スパスの次段パス中での最悪の遅延時間余裕度とワ-ストケ-スパスの遅延時間余裕度との差を求める。付加遅延時間算出手段106 はワ-ストケ-スパスの終点側のF/Fにつながるクロックネットに対して付加すべき最適な遅延時間を求める。遅延時間調整用アートワークパターン設置手段107 は求められた遅延時間に最も近い遅延時間調整用アートワークパターンを選択してワーストケースパスの終点側のF/Fに設置する。遅延解析結果更新手段108 はクロックスキュウに変更の生じたパスに関して遅延時間余裕度を再計算し遅延解析結果を更新する。
請求項（抜粋）：
LSI、PWB等のレイアウト設計におけるクロック配線設計方式において、クロック入力端子に対して遅延時間を付加する予め用意された複数種類の遅延時間調整用アートワークパターンの付与設置領域を有するフリップフロップを備え、接続情報と遅延時間調整用アートワークパターン情報と前記フリップフロップを含めた全ブロックの配置処理とクロックネット配線も含めて配線処理が一通り終了した後のレイアウト結果および遅延解析用情報を入力する入力手段と、全パスについて前記遅延解析用情報で与えられたクロックサイクルにおける前記パスの遅延時間余裕度を求める遅延解析手段と、前記遅延解析手段により求められた前記各パスの遅延時間余裕度のうち最悪の遅延時間余裕度を持つワ-ストケ-スパスを検出するワ-ストケ-スパス検出手段と、前記ワ-ストケ-スパス検出手段によって検出された前記ワ-ストケ-スパスの次段のパスの中で最悪の遅延時間余裕度を持つ2次ワ-ストケ-スパスの遅延時間余裕度と前記ワ-ストケ-スパス検出手段によって検出された前記ワ-ストケ-スパスの遅延時間余裕度との差をクロックスキュウ調整時間として求めるクロックスキュウ調整時間抽出手段と、前記クロックスキュウ調整時間抽出手段により求められた前記クロックスキュウ調整時間の範囲内で前記ワ-ストケ-スパスの終点側の前記フリップフロップのクロック入力端子につながる前記クロックネットに対して付加すべき最適な遅延時間を求める付加遅延時間算出手段と、前記付加遅延時間算出手段により求められた前記遅延時間に最も近い遅延時間を有する前記遅延時間調整用アートワークパターンを選択して前記ワーストケースパスの終点側の前記フリップフロップの前記付与設置領域に設置する遅延時間調整用アートワークパターン設置手段と、前記遅延時間調整用アートワークパターン設置手段による前記遅延時間調整用アートワークパターンの設置によってクロックスキュウに変更の生じたパスに関して遅延時間余裕度を再計算し遅延解析結果を更新する遅延解析結果更新手段と、前記遅延解析結果更新手段によって更新された前記ワーストケースパスの前記遅延時間余裕度以下の遅延時間余裕度を有する他のパスがあれば前記ワ-ストケ-スパス検出手段を再起動する制御手段と、前記各手段実行後の前記前記付与設置領域を含めたレイアウト結果を出力する出力手段とを有することを特徴とするクロック配線設計方式。
IPC (3件)：
G06F 15/60 370
, H01L 21/82
, H01L 27/04
