特許

J-GLOBAL ID：200903048515823113

半導体集積回路

発明者： 濱治 正勝 ,  高木 範明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-041146
公開番号（公開出願番号）：特開平9-232547
出願日： 1996年02月28日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】雑音感受性マクロのシールド領域を縮小し、チップ面積を低減する。【解決手段】入出力バッファ領域を含む全面に論理セルを配置しコーナ部11に雑音感受性マクロ3を配置した全面論理ゲート構成の内部領域2Aと、雑音感受性マクロ3の内側の2辺を囲むように配置した電源ライン10A,接地ライン10Bとを備え、CMOS論理ゲート回路Giの所定数の並列接続で入出力バッフアを構成する。

請求項（抜粋）：

半導体基板の一主面に複数個の同一の論理セルを規則正しく配置し雑音の影響を受け易い機能回路ブロックである雑音感受性マクロを含むゲートアレイ方式の半導体集積回路において、前記一主面の入出力バッファ領域を含む全面に前記論理セルを配置しコーナ部に前記雑音感受性マクロを配置した全面論理ゲート構成の内部領域と、前記雑音感受性マクロの内部領域側の2辺を囲むように配置したシールド配線とを備え、前記論理セルから成る論理回路の所定数の並列接続で入出力バッフアを構成することを特徴とする半導体集積回路。

IPC (4件)：

H01L 27/118 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 M ,  H01L 21/82 B ,  H01L 27/04 A

引用特許：

審査官引用 (1件)

• 特開平4-030470