回路を備える半導体ウェハをシンニングするための方法および同方法によって作られるウェハ

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-519921
公開番号（公開出願番号）：特表2001-523046
出願日： 1998年11月10日
公開日（公表日）： 2001年11月20日
要約：

【要約】シンニングされたおよび/または可撓性の集積回路チップ(34)は、複数の溝(30)を半導体ウェハ(22)の表面に形成することによって、製造される。溝(30)は集積回路各々を別個のダイスに分離する。定められた溝は、回路が形成されている表面の一部にしか延びず、典型的には50ミクロン未満である(32)。溝が入れられる前に、ポリイミドの平坦でかつ応力を軽減する層が表面に配置される。粘着性が低く応力の低い接着剤が、溝を入れられポリイミドで被覆された表面に配置される。次に、ウェハは圧力を加えられ硬化する温度で、光学的に平らなガラス基板の切り目を入れられた表面に結合される。次にアセンブリは研削機に置かれ、研削機は、溝が露出するまでウェハの裏側部分を取除く。研削は、研削速度を減じて進めた後に休止期間を設けることによって達成される。半導体ウェハ内の溝は、クラック形成を阻止する傾向がある。次に、アセンブリは溶剤槽の中のピンブロックの上に裏側を下にして置かれる。溶剤が接着層を溶かすと、ピンブロックの分離されたダイスが残され、可撓性膜上に実装される。ダイスは、導電性エポキシによって可撓性膜上のメタライゼーションに結合され、可撓性被覆材を用いてシールされる。

請求項（抜粋）：

厚さ、表面および裏面を有する半導体ウェハからシンニングされた複数の集積回路を製造するための方法であって、複数のダイスを作るために前記半導体ウェハの前記表面に複数の溝を設けるステップを含み、前記溝は、前記複数のダイスが前記ウェハと一体となって残るように、前記半導体ウェハの前記厚さに満たない予め定められた距離だけ前記表面に食い込み、前記方法はさらに、前記ウェハを支持するために前記ウェハを平らで堅固な基板に実装するステップを含み、前記ウェハは、前記表面が前記基板に向くように前記基板に実装され、前記方法はさらに、前記ウェハの前記厚さが減少して前記複数の溝が前記裏面に露出し前記複数の前記ダイスを分離する準備ができるまで、前記ウェハの前記裏面の予め定められた部分を機械的に取除くステップを含み、前記ダイスは前記基板に実装されたままであり、前記方法はさらに、前記複数のダイスを前記基板から解放するステップを含む、シンニングされた複数の集積回路を製造するための方法。

引用特許：

審査官引用 (5件)

特開昭63-261851
特開昭63-261851
特開平3-087027

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