特許
J-GLOBAL ID：200903048536433749
半導体装置の自動配置配線方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
開口 宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願平11-352432
公開番号（公開出願番号）：特開2001-168199
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 素子が配置配線された半導体集積回路装置の遅延規格を満たさない配線経路における遅延を低減することが可能になる半導体装置の自動配置配線方法を提供することを目的とする。【解決手段】 バッファが挿入されるべき位置を示す一の半導体素子の出力端からの配線長を求め,バッファ挿入範囲においてバッファが既存の素子と重ならない位置に座標を配置することが可能かを判断し(1-12),可能である場合はその座標にバッファを配置して配線する(1-13)第二の手順と,バッファが既存の素子と重ならない位置に座標を配置することが不可能である場合は,バッファが挿入されようとする配線上に1Gをバッファ挿入範囲内に存在する配線の近傍に設定して,この配線近傍内に挿入されるべきバッファが既存の素子と重ならない位置を検索する第三の手順((13-1)〜(13-6))とによる。
請求項（抜粋）：
許容される最大の遅延値である最大遅延値を示すクリティカルパス・タイミング規格が満たされない配線に,バッファが挿入されるリストを示す修正ネットリストと,回路上にどのように半導体回路素子が配置されて配線されるかを示すデータであるレイアウトデータと,ネットリスト内の回路ブロック特性を示すブロックライブラリとによってクリティカルパス・タイミング規格を満たさない前記配線での遅延値の計算をする第一の手順と,バッファが挿入されるべき位置を示す一の半導体素子の出力端からの配線長を求め,バッファが挿入されることが可能な座標を算出し,この座標を算出した範囲(以下バッファ挿入範囲と称す)においてバッファが既存の素子と重ならない位置に座標を配置することが可能かどうかを判断し,配置することが可能である場合はその座標にバッファを配置して配線する第二の手順と,バッファが既存の素子と重ならない位置に座標を配置することが不可能である場合は,バッファが挿入されようとする配線上に半導体素子を配置する最小単位である1格子(以下1Gと称す)を前記バッファ挿入範囲内に存在する配線の近傍に設定して,この配線近傍内に挿入されるべきバッファが既存の素子と重ならない位置を検索する第三の手順と,その位置にバッファを配置して配線し,遅延規格を満たさない全ての配線にバッファを挿入することが完了したかどうかを判断し,遅延規格を満たさない全ての配線に対してバッファを挿入することが終了するまで第一の手順から手順を繰り返すことを特徴とする半導体装置の自動配置配線方法。
IPC (2件)：
FI (2件)：
H01L 21/82 C
, G06F 15/60 658 U
5B046AA08
, 5B046BA04
, 5B046JA01
, 5B046KA06
, 5F064BB26
, 5F064DD02
, 5F064DD03
, 5F064DD14
, 5F064DD25
, 5F064EE02
, 5F064EE03
, 5F064EE08
, 5F064EE43
, 5F064EE47
, 5F064EE54
, 5F064HH06
, 5F064HH12
