特許

J-GLOBAL ID：200903048555728881

半導体記憶装置の製造方法

発明者： 黒田 英明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-166810
公開番号（公開出願番号）：特開平5-335515
出願日： 1992年06月02日
公開日（公表日）： 1993年12月17日
要約：

【要約】【目的】 信頼性が高くメモリセルのデータ保持特性も優れている半導体記憶装置を少ないリソグラフィ工程で製造する。【構成】 周辺回路領域23における層間絶縁膜21、44を除去しているので周辺回路領域23におけるコンタクト孔の垂直段差が小さく、周辺回路領域23のトランジスタのみをLDD構造にしてメモリセル領域16のトランジスタ17は非LDD構造にしているのでメモリセルに損傷が導入されない。そして、層間絶縁膜44の除去と、層間絶縁膜44を除去する際のストッパになる多結晶Si膜35の除去と、LDD構造用の側壁24を形成するための層間絶縁膜21に対する異方性エッチングとを、同一のレジスト45をマスクにして行っている。

請求項（抜粋）：

メモリセル領域と周辺回路領域とを有しており、トランジスタとキャパシタとでメモリセルが構成されている半導体記憶装置の製造方法において、前記メモリセル領域における前記トランジスタと前記周辺回路領域におけるトランジスタとのゲート電極上に第1の絶縁膜を形成する工程と、前記キャパシタのプレート電極を前記周辺回路領域の前記第1の絶縁膜上に残して前記メモリセル領域でのみパターニングする工程と、前記プレート電極上に第2の絶縁膜を形成する工程と、前記メモリセル領域のみを覆うマスク層をマスクにして、前記周辺回路領域における前記第2の絶縁膜と前記プレート電極とを除去すると共に、前記第1の絶縁膜に対する異方性エッチングを行ってこの第1の絶縁膜から成る側壁を前記周辺回路領域における前記ゲート電極の側部に形成する工程とを有する半導体記憶装置の製造方法。