特許
J-GLOBAL ID：200903048557406989
半導体素子のフェースダウンボンディング法
発明者：
,
出願人/特許権者：
代理人 (1件)：
松田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平5-101181
公開番号（公開出願番号）：特開平6-310569
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 実装精度の向上を図り、チャック部として安価な平コレットを使用可能な小量多品種生産に適したフェースダウンボンディング法を提供する。【構成】 チップマウンタの平コレット20で半導体素子を保持し、パターン面10a上の各バンプ11を回路基板1上の各接続端子5に接合する半導体素子のフェースダウンボンディング法であり、回路基板1に、各接続端子5に対する位置決め基準となる貫通孔1aを設ける工程と、パターン面10a上に、各バンプ11に対する位置決め基準となる十字マーク30aを設ける工程と、パターン面を回路基板に近接させた状態で、パターン面上の十字マーク30aを貫通孔1aの下方から撮像カメラ22により認識する工程と、撮像カメラの出力を画像処理して得られる画像情報に基づき、十字マークを貫通孔と位置合わせされるように平コレットの位置を制御する工程と、位置合わせが完了した状態で半導体素子を回路基板側へ押し下げる工程とからなる。
請求項（抜粋）：
半導体素子パターン面を回路基板側に向けて、チップマウンタのチャック部で半導体素子を保持し、半導体素子パターン面上の各電極部を回路基板上の半導体素子実装部にある配線パターンの各接続端子に接合する半導体素子のフェースダウンボンディング法において、前記回路基板に、前記各接続端子に対する位置決め基準となる貫通孔を設ける工程と、前記半導体素子パターン面上に、前記各電極部に対する位置決め基準となる基準パターンを設ける工程と、前記半導体素子パターン面を前記回路基板に近接させた状態で、前記半導体素子パターン面上の前記基準パターンを前記貫通孔の下方から撮像カメラにより認識する工程と、前記撮像カメラの出力を画像処理して得られる画像情報に基づき、前記基準パターンを前記貫通孔と位置合わせされるように前記チャック部の位置を制御する工程と、前記位置合わせが完了した状態で前記半導体素子を前記回路基板側へ押し下げる工程とからなることを特徴とする半導体素子のフェースダウンボンディング法。
IPC (3件)：
H01L 21/60 311
, H01L 21/60
, H05K 1/18
