特許

J-GLOBAL ID：200903048646289341

半導体デバイス,メモリ・セル,およびその形成方法

発明者： クレイグ・エス・レージ ,  モスミ・ブハット ,  ヨン-ジュ・トム・リ ,  アンドリュー・ジー・ネイジー ,  ラリー・イー・フリサ ,  スタンレイ・エム・フィリピアク ,  デイビッド・エル・オメーラ ,  ティー・ピー・オング ,  マイケル・ピー・ウー ,  テリー・ジー・スパークス ,  キャロル・エム・ゲラトス
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-360972
公開番号（公開出願番号）：特開平11-251457
出願日： 1998年12月18日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】 交差結合を形成する際の接触の問題を解消した半導体デバイスを提供する。【解決手段】 半導体デバイスは、SRAMセルのメモリ・アレイを含む。SRAMセルは、ロジック型デバイスにより密接に関連するプロセス・フローを用いて形成する。SRAMセルは、典型的な3つの半導体層ではなく、1つの半導体層を用いて形成する。SRAMセルは、その寸法を大幅に縮小可能(0.25ミクロン未満、更に0.1ミクロン以下寸法までも可能)とする多くの特徴を含む。独特なプロセス統合化方式によって、ローカル相互接続部(522,524)の形成を可能とし、各ローカル相互接続部はSRAMの反転器を交差結合し、単一の開口(70)内に形成する。また、ワード・ラインの相互接続部分(104)は、同じワード・ラインのシリコン部分(36)から横方向にずれているので、この相互接続部分は、ビット・ライン接続の邪魔にならない。

請求項（抜粋）：

半導体デバイスであって:主面を有する基板;各々前記基板内のその主面付近に位置する第1ドープ領域(244)および第2ドープ領域(284);前記基板の前記主面の一部(345)の上に位置する第1導電性部材(34)であって:平面図からは:前記部分(345)は前記第1ドープ領域(244)と前記第2ドープ領域(284)との間に位置し;ある形状を有する第1導電性部材(34);前記第1導電性部材の上に位置する第1絶縁層(44)であって、平面図からは、前記第1導電性部材(34)の形状と実質的に同様の形状を有する第1絶縁層(44);第1開口(70)を有する第2絶縁層(62);前記第1ドープ領域(244)を前記第2ドープ領域(284)に電気的に接続する第1相互接続部(524)であって:前記第1相互接続部(524)は、前記第1導電性部材(34)および前記第1絶縁層(44)上に延び;前記第1相互接続部(524)は、前記第2絶縁層(62)の第1開口(70)内に位置するインレイド相互接続部であり、前記第2絶縁層(62)の前記第1開口(70)内において、前記第1絶縁層(44)によって縦方向に前記第1導電性部材(34)から電気的に絶縁されている第1相互接続部(524);から成ることを特徴とする半導体デバイス。

IPC (2件)：

H01L 21/8244 ,  H01L 27/11