特許

J-GLOBAL ID：200903048663499023

多値セルメモリ用のメモリコントローラ

発明者： 金澤 啓介 ,  渡辺 浩章 ,  樋口 栄重 ,  荒川 秀貴 ,  奥村 嘉樹 ,  関野 裕
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-252400
公開番号（公開出願番号）：特開2003-067260
出願日： 2001年08月23日
公開日（公表日）： 2003年03月07日
要約：

【要約】 (修正有)【課題】多値セルメモリに対する読み出しデータのエラーをECCコードを利用して訂正するメモリコントローラを提供する。【解決手段】N(N=2n,nは2以上の整数)値セルメモリMCは,複数のデータ入出力端子が,1つのN値セルに属するnビットデータが重複しないように,第1乃至第Mのデータ入出力端子群に分離される内部構成を有する。それに合わせて,メモリコントローラ2は,第1のデータバス5の複数ビットデータを第1乃至第Mのデータ群に分割し,それぞれのデータ群についてECC回路20,22でエラー訂正コードを生成し,第1乃至第Mのデータ群とそのエラー訂正コードとを,N値セルメモリの第1乃至第Mのデータ入出力端子に第2のデータバス6を介して入力する。その結果,各N値セルに属するnビットのデータは,重複することなく複数のECCゾーンに分離され,それぞれのECCゾーンのデータに対してエラー訂正コードが生成され,記憶される。

請求項（抜粋）：

ホストとN(N=2n,nは2以上の整数)値セルメモリとの間に,それぞれ複数ビットのデータバスを介して接続されたメモリコントローラにおいて,前記ホストに接続される第1のデータバスの第1乃至第M(Mはn以上)のデータ群をそれぞれ並列に入力し,当該第1乃至第Mのデータ群に対して,単ビット不良を訂正可能な第1乃至第Mのエラー訂正コードをそれぞれ生成する第1乃至第MのECC回路と,1つのN値セルに属するnビットデータが重複せずに第1乃至第Mのデータ群に分離されるように,当該データ群を前記N値セルメモリのデータ入出力端子に接続される第2のデータバスに出力するデータ出力手段とを有し,前記データ出力手段は,更に前記ECC回路が生成したそれぞれのエラー訂正コードを前記第2のデータバスに出力することを特徴とする多値セルメモリ用メモリコントローラ。

IPC (6件)：

G06F 12/16 320 ,  G06F 11/10 330 ,  G11C 16/02 ,  G11C 16/06 ,  G11C 29/00 631 ,  H03M 13/05

FI (8件)：

G06F 12/16 320 F ,  G06F 11/10 330 K ,  G11C 29/00 631 Q ,  H03M 13/05 ,  G11C 17/00 641 ,  G11C 17/00 639 C ,  G11C 17/00 639 Z ,  G11C 17/00 601 A

Fターム (29件)：

5B001AA03 ,  5B001AB02 ,  5B001AB03 ,  5B001AC07 ,  5B001AD03 ,  5B001AE02 ,  5B018GA02 ,  5B018HA14 ,  5B018NA10 ,  5B018QA16 ,  5B018RA02 ,  5B025AA01 ,  5B025AD13 ,  5B025AE08 ,  5B025AF04 ,  5J065AC01 ,  5J065AD01 ,  5J065AD03 ,  5J065AE02 ,  5J065AH06 ,  5J065AH09 ,  5J065AH13 ,  5J065AH17 ,  5L106AA10 ,  5L106BB02 ,  5L106BB12 ,  5L106FF04 ,  5L106FF05 ,  5L106GG01

引用特許：

出願人引用 (3件)

• エラー訂正可能なフラッシュメモリシステム
  公報種別：公開公報   出願番号：特願平10-351435   出願人：株式会社東芝
• 多値半導体記憶装置及びその書き込み方法と読み出し方法並びに記憶媒体
  公報種別：公開公報   出願番号：特願平9-261041   出願人：新日本製鐵株式会社
• オンチップエラ-訂正回路を備えた半導体メモリ装置及びエラ-訂正方法
  公報種別：公開公報   出願番号：特願平11-224644   出願人：三星電子株式会社