特許

J-GLOBAL ID：200903048743200762

半導体装置の製造方法

発明者： 勝又 康弘 ,  吉野 千博 ,  岩井 洋
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-214975
公開番号（公開出願番号）：特開平5-055365
出願日： 1991年08月27日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】 トレンチ構造やフィールド埋め込み構造に加わる応力を小さくし、Si基板中のストレスを低減させる。【構成】 p型基板21上にn+ 層22,n型層23を形成したのち、素子分離溝を形成し、300°C以下で成長させた酸化膜24と非結晶シリコン25を埋めこむ。素子領域以外のフィールド領域を異方性エッチングし、フィールド領域に300°C以下で成長させた酸化膜の絶縁膜27を埋める。絶縁膜27によって素子領域の分離とフィールド埋め込み絶縁膜の形成を行う。【効果】 酸化膜24、非結晶シリコン25、絶縁膜27を300°C以下の低温で成長させているため、素子分離溝の底やコーナー部aに加わる応力を小さくし、ストレスを低くできるので、電気的特性の劣化を防げる。

請求項（抜粋）：

半導体基板上に形成した溝に少なくとも絶縁膜あるいは非単結晶半導体を埋め込んで素子分離を行うトレンチ構造、あるいはフィールド領域を埋め込み絶縁膜で埋め込んで素子分離を行うフィールド埋め込み構造を形成する際に、前記絶縁膜および非単結晶半導体を300°C以下で成長させることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/20

引用特許：

審査官引用 (4件)

• 特開平3-082139
  
• 特開昭62-054935
  
• 特開昭57-176742
  
• 特開昭60-079739