特許
J-GLOBAL ID：200903048753491838
データ保護回路
発明者：
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出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平9-136937
公開番号（公開出願番号）：特開平10-334671
出願日： 1997年05月27日
公開日（公表日）： 1998年12月18日
要約：
【要約】【課題】 電源の供給が遮断されてもメモリに記憶されたデータが破壊されないようにする。【解決手段】 論理回路1からメモリ回路3に接続される一方及び他方の入力の信号路が、それぞれNMOS素子7a、7bを通じて強誘電体素子8a、8bの一端に接続される。またこれらの信号路とNMOS素子7a、7bの各接続中点が、それぞれNMOS素子9a、9bを通じて接地される。そしてNMOS素子7a、7bのゲートが共通に制御信号Va1の供給される端子10に接続される。また強誘電体素子8a、8bの他端が共通に制御信号Vp1の供給される端子11に接続される。さらにNMOS素子9a、9bのゲートが共通に制御信号Vb1の供給される端子12に接続される。このようにして論理回路1とメモリ回路3を含むサブブロック13が形成される。
請求項（抜粋）：
論理ブロック部に対して半導体の電源スイッチが設けられ、上記論理ブロック部を上記電源スイッチの半導体よりスレショルドレベルの低い半導体で構成すると共に、上記論理ブロック部の任意のデータの供給されるメモリ回路に強誘電体素子を含む電位保持回路を接続して待機時に上記データを保持させることを特徴とするデータ保護回路。
IPC (2件)：
FI (2件)：
G11C 11/34 352 A
, G11C 11/22
