特許

J-GLOBAL ID：200903048783710275

半導体集積回路システム装置

発明者： 原沢 広之 ,  小島 和夫 ,  佐藤 英一郎 ,  森田 正行 ,  石井 重雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平5-037892
公開番号（公開出願番号）：特開平6-251172
出願日： 1993年02月26日
公開日（公表日）： 1994年09月09日
要約：

【要約】【目的】 (1)半導体集積回路システム装置100において、高実装密度化を図るとともに回路動作の高速化を図る。(2)半導体集積回路システム装置200において、高実装密度化を図るとともに回路動作の誤動作を防止する。【構成】 (1)半導体集積回路システム装置100において、プリント配線基板7の実装面にCPUを内蔵する半導体装置1、メモリシステムを内蔵する半導体装置2、3、インターフェイスシステムを内蔵する半導体装置4、5の夫々を積層する。(2)半導体集積回路システム装置200において、プリント配線基板90の実装面にアナログ系システムを内蔵する半導体装置70、71、デジタル系システムを内蔵する半導体装置72、73、CPUを内蔵する半導体装置74の夫々を積層する。

請求項（抜粋）：

マイクロコンピュータシステムを内蔵する第1半導体装置、この第1半導体装置に内蔵されたマイクロコンピュータシステムに共通バス配線を介在して結線されるメモリシステムを内蔵する第2半導体装置及びインターフェイスシステムを内蔵する第3半導体装置の夫々が、実装基板の実装面に実装される半導体集積回路システム装置において、前記実装基板の実装面に、この実装面からその上方に向って、前記マイクロコンピュータシステムを内蔵する第1半導体装置、前記メモリシステムを内蔵する第2半導体装置、前記インターフェイスシステムを内蔵する第3半導体装置の夫々が、夫々の厚さ方向を一致した状態で積層される。

IPC (6件)：

G06F 15/78 510 ,  G06F 3/00 ,  H01L 25/10 ,  H01L 25/11 ,  H01L 25/18 ,  H05K 1/18