特許

J-GLOBAL ID：200903048850313901

半導体集積回路

発明者： 本谷 泰之
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平9-147710
公開番号（公開出願番号）：特開平10-335593
出願日： 1997年06月05日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 トリミングの事前確認のための専用回路や、そのための余分なデータ入力用パッドを有することなく、トリミング前にトリミング後の動作状態を確認可能とするトリミング回路を備える半導体集積回路を提供する。【解決手段】 半導体集積回路は、定電圧回路2と、定電圧回路2をトリミングするトリミング回路1とを備える。トリミング回路1は、定電圧回路2のMOSトランジスタM1〜M3のそれぞれに対応するバイポーラ型トランジスタQ1、Q2、Q3と、MOSトランジスタM4、M5、M6の各組を含む。バイポーラ型トランジスタQ1〜Q3のエミッタが接地され、コレクタが定電圧回路のMOSトランジスタM1〜M3のゲートに接続され、ベースが定電流源C11〜C13及び制御信号入力用パッドIN1〜IN3に接続され、MOSトランジスタM4〜M6のソースが電源VDDに接続され、ゲートがゲート制御電位VGに接続され、ドレインが定電圧回路2のMOSトランジスタのゲート及びバイポーラ型トランジスタQ1〜Q3のコレクタに共通接続される。

請求項（抜粋）：

定電圧回路と、該定電圧回路をトリミングするトリミング回路とを備える半導体集積回路であって、前記定電圧回路が、少なくとも一つの制御対象素子と、前記制御対象素子に直列に接続された該制御対象素子と同等の他の複数の素子と、前記制御対象素子又は前記他の素子の両端にソース及びドレインを接続し該素子と並列に設けた少なくとも一つの第1のMOSトランジスタとを有してなり、前記トリミング回路が、前記第1のMOSトランジスタのそれぞれに対応するバイポーラ型トランジスタと第2のMOSトランジスタの組を含み、前記バイポーラ型トランジスタのエミッタが接地され、コレクタが前記第1のMOSトランジスタのゲートに接続され、ベースが定電流源及び制御信号入力用パッドに接続され、前記第2のMOSトランジスタのソースが電源電位に接続され、ゲートがゲート制御電位に接続され、ドレインが前記第1のMOSトランジスタのゲート及び前記バイポーラ型トランジスタのコレクタに共通接続された半導体集積回路。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/82

FI (4件)：

H01L 27/04 V ,  H01L 21/82 S ,  H01L 21/82 R ,  H01L 27/04 B