特許
J-GLOBAL ID：200903048885069361
並列処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-284354
公開番号（公開出願番号）：特開平5-120239
出願日： 1991年10月30日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 複数のマイクロプロセッサに共有されたメモリを持つシステムにおいて、メモリ使用を、優先度の高いプロセスに割り当て、実時間の応答性を高める。【構成】 先着順のサービスを行う待ち行列を、共有メモリ1をアクセスしたいプロセッサごとに設ける。加えて、優先順位順に要求の取り出される待ち行列4をメモリ使用調停回路3に設ける。各プロセッサの待ち行列に対し、優先順位が動的に割り当てられ、高いプライオリティを持つプロセスが含まれる待ち行列を持つプロセッサから順に、共有メモリ1へのアクセスが許可される。
請求項（抜粋）：
複数のプロセッサユニットが、共有メモリ領域を持ち、個々のプロセッサユニットが、前記共有メモリ領域の使用を要求する際、先着順処理される待ち行列、個々のプロセッサユニットが、前記共有メモリ領域の使用終了を通知する手段、個々のプロセッサユニットが、前記共有メモリ領域をアクセスするプロセスの、プライオリティを通知する手段、このプライオリティ記録列を形成する手段、前記プライオリティ記録列の順位に従い、前記プロセス待ち行列に割り当てられる優先順位を変更する手段、優先順位の高い待ち行列に含まれるプロセスから順にサービスを行う手段、により構成されたことを特徴とする並列処理回路。
IPC (3件)：
G06F 15/16 340
, G06F 9/38 370
, G06F 9/46 360
