特許

J-GLOBAL ID：200903048938309637

論理回路

発明者： 長岡 康浩
出願人/特許権者： 三菱電機株式会社 ,  三菱電機エンジニアリング株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-144642
公開番号（公開出願番号）：特開2000-332599
出願日： 1999年05月25日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 複数の分周クロックの最小パルス幅を維持し、かつリセット信号が活性化した後に所定の論理への初期化に必要な期間が、リセット信号の活性化のタイミングに依存しない論理回路を提供する。【解決手段】 Dフリップフロップ4aのクロック入力端CLにはクロック信号1が供給され、出力端Qは信号3aを出力する。Dフリップフロップ4bのクロック入力端CLには信号3aが供給され、出力端Qは信号3bを出力する。Dフリップフロップ4aの出力端QCの出力とリセット信号2aの反転との論理積がDフリップフロップ4aの入力端Dに与えられ、Dフリップフロップ4bの出力端QCの出力とリセット信号2bの反転との論理積がDフリップフロップ4bの入力端Dに与えられる。リセット信号2a,2bは所定の条件を満足するように設定される。

請求項（抜粋）：

(a)入力端と、第1の論理から前記第1の論理とは相補的な第2の論理へと遷移する第1の遷移及び前記第1の遷移と相補的な第2の遷移を所定の周期で交互に繰り返す第1の信号が与えられるクロック入力端と、前記第1の信号が前記第1の遷移を行う際に前記入力端に与えられていた信号の論理を第1の遅延時間だけ遅延して第2の信号を出力する第1の出力端と、前記第2の信号と相補的な第3の信号を出力する第2の出力端とを有する第1の論理素子と、(b)入力端と、前記第2の信号を受けるクロック入力端と、前記第2の信号が前記第1の遷移を行う際に自身の前記入力端に与えられていた信号の論理を第2の遅延時間だけ遅延して第4の信号を出力する第1の出力端と、前記第4の信号と相補的な第5の信号を出力する第2の出力端とを有する第2の論理素子と、(c)前記第3の信号を入力し、前記第1の信号の或る前記第1の遷移よりも早くから遅くまで前記第3の信号の論理に拘わらずに前記第1の論理を、その後、引き続く前記第1の信号の前記第1の遷移よりも早くから前記第3の信号をそれぞれ前記第1の論理素子の前記入力端に対して与える第1のゲートと、(d)前記第5の信号を入力し、前記第2の信号の或る前記第1の遷移よりも早くから遅くまで前記第5の信号の論理に拘わらずに前記第1の論理を、その後、引き続く前記第2の信号の前記第1の遷移よりも早くから前記第5の信号をそれぞれ前記第2の論理素子の前記入力端に対して与える第2のゲートとを備える論理回路。

IPC (3件)：

H03K 23/58 ,  H03K 5/151 ,  H03K 23/00

FI (3件)：

H03K 23/58 ,  H03K 23/00 B ,  H03K 5/15 C

Fターム (5件)：

5J039EE01 ,  5J039EE23 ,  5J039KK09 ,  5J039KK10 ,  5J039MM05