特許

J-GLOBAL ID：200903048958860755

半導体素子分離層および絶縁ゲートトランジスタの形成方法

発明者： 木村 秀樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-135019
公開番号（公開出願番号）：特開2003-332413
出願日： 2002年05月10日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】 マスク枚数の増加を伴わずに逆狭チャネル効果を有効に抑止する。【解決手段】 半導体基板1(または基板に支持された半導体)の表面の一部をドライエッチングにより掘り下げてトレンチ1aを形成する工程と、トレンチ1a内壁に犠牲酸化膜5を形成する工程(図2(A))と、形成した犠牲酸化膜5を除去する工程(図2(B))と、トレンチ1a内壁に窒化膜6を形成する工程(図2(C))と、窒化膜6が形成されたトレンチ1a内部を絶縁物質で埋め込む工程とを含む。

請求項（抜粋）：

半導体基板または基板に支持された半導体の表面の一部をドライエッチングにより掘り下げてトレンチを形成する工程と、トレンチ内壁に犠牲酸化膜を形成する工程と、形成した犠牲酸化膜を除去する工程と、トレンチ内壁に窒化膜を形成する工程と、窒化膜が形成されたトレンチ内部を絶縁物質で埋め込む工程とを含む半導体素子分離層の形成方法。

IPC (2件)：

H01L 21/76 ,  H01L 29/78

FI (2件)：

H01L 21/76 L ,  H01L 29/78 301 R

Fターム (30件)：

5F032AA35 ,  5F032AA44 ,  5F032AA46 ,  5F032AA48 ,  5F032CA03 ,  5F032CA17 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA43 ,  5F140AA01 ,  5F140AA02 ,  5F140AA16 ,  5F140AA24 ,  5F140AA26 ,  5F140AC36 ,  5F140BA01 ,  5F140BC06 ,  5F140BE03 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG27 ,  5F140BG38 ,  5F140BH15 ,  5F140BK13 ,  5F140CB04 ,  5F140CB10