特許
J-GLOBAL ID：200903048989707653
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
江原 省吾
公報種別：公開公報
出願番号（国際出願番号）：特願平4-034617
公開番号（公開出願番号）：特開平5-234804
出願日： 1992年02月21日
公開日（公表日）： 1993年09月10日
要約：
【要約】【目的】 基板上に形成されるICのキャパシタンス素子の容量安定化【構成】 基板(1)上に下部電極(3)と誘電体層(5)と上部電極(7)を積層してキャパシタンス素子(8)を形成する。誘電体層(5)は、下部電極(3)上に凹部(6)を有し、この凹部(6)の底中央部(5a)上にだけ上部電極(7)を形成する。上部電極(7)を誘電体層(5)の凹部(6)の側壁部(5b)から離れたところに形成することで、凹部(6)の側壁部(5b)のステップカバレッジの良否の影響を受けること無く、上部電極(7)下の有効誘電体層の面積、厚さが一定に設定され、キャパシタンス素子(8)の容量が所定値で決まる。
請求項（抜粋）：
基板上に、下部電極と誘電体層と上部電極を積層してキャパシタンス素子を形成した半導体装置であって、誘電体層は、下部電極上に形成される凹部を有し、この凹部の内壁面から離れた底中央部上に上部電極が形成されていることを特徴とする半導体装置。
IPC (3件)：
H01G 4/08
, H01L 21/90
, H01L 29/40
