特許

J-GLOBAL ID：200903048993397367

ビットストリーム処理装置

発明者： 慶 承 俊
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-212548
公開番号（公開出願番号）：特開2002-140226
出願日： 2001年07月12日
公開日（公表日）： 2002年05月17日
要約：

【要約】【課題】 フレーム単位でコーディングされたビットストリームのヘッダとデータとを分離貯蔵しなくて、一つのサーキュラーバッファに貯蔵して処理する。【解決手段】 伝送ビットストリーム貯蔵用サーキュラーバッファ100と、サーキュラーバッファ貯蔵ビットストリームの読み出しポイント(X)を示す第1レジスタ120と、第1レジスタのデータバックアップ用第1バックアップレジスタ130と、サーキュラーバッファから読み出すビット数貯蔵用第2レジスタ140と、第2レジスタ貯蔵ビット数と前ステップからのシフトビット数を加算する加算器150と、加算器の出力に応答しアラインメントするビットのシフト量を決定する制御器160と、決定されたシフト量の貯蔵用第3レジスタ170と、第3レジスタ貯蔵データバックアップ用第2バックアップレジスタ180とを含んでなる。

請求項（抜粋）：

伝送されたビットストリームを貯蔵するためのサーキュラー(circular)バッファと、前記サーキュラーバッファに貯蔵されたビットストリームの読み出しポイント(X)を示す第1レジスタと、前記第1レジスタのデータをバックアップするための第1バックアップレジスタと、前記サーキュラーバッファから読み出すビット数を貯蔵するための第2レジスタと、前記第2レジスタに貯蔵されたビット数と前ステップからシフトされたビット数を加算するための加算器と、前記加算器の出力に応答してアラインメントするビットのシフト量を決定するための制御器と、決定されたシフト量を貯蔵するための第3レジスタと、前記第3レジスタに貯蔵されたデータをバックアップするための第2バックアップレジスタとを含んでなることを特徴とするビットストリーム処理装置。

IPC (3件)：

G06F 12/02 580 ,  G10L 19/00 ,  H04N 7/24

FI (3件)：

G06F 12/02 580 D ,  G10L 9/18 M ,  H04N 7/13 Z

Fターム (10件)：

5B060AB20 ,  5C059MA00 ,  5C059RB10 ,  5C059RC32 ,  5C059UA05 ,  5C059UA32 ,  5C059UA36 ,  5C059UA37 ,  5C059UA38 ,  5D045DA11