特許
J-GLOBAL ID：200903048994390714

半導体装置

発明者：
田平 浩一

田平 浩一 について

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臼井 弘樹

臼井 弘樹 について

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長谷川 宏

長谷川 宏 について

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愛川 誠

愛川 誠 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2003-405343
公開番号（公開出願番号）：特開2005-167039
出願日： 2003年12月04日
公開日（公表日）： 2005年06月23日
要約：
【課題】最小加工寸法が90nmの世代以降において、ロジックブロックにおけるゲート電極の加工寸法のばらつきおよび電源ノイズが抑制されている半導体装置を提供する。【解決手段】半導体基板の通常セル領域において櫛形のパターンに形成されたゲート電極が形成され、一方、空き領域において櫛形のパターンに形成されたダミーゲート電極DGが形成されている。ここで、ダミーゲート電極の少なくとも一部と半導体基板(ソーソドレイン領域SDP ,SDN )のそれぞれに所定の電圧を印加する配線(WP ,WN ,VDD,GND/VSS)が接続されており、このダミーゲート電極DGの少なくとも一部と半導体基板の間の静電容量から電源のデカップリングキャパシタが構成されている。【選択図】図2
請求項（抜粋）：
通常セル領域と空き領域とを有するロジックブロックが形成された半導体装置であって、 半導体基板と、 前記半導体基板の前記通常セル領域において櫛形のパターンに形成されたゲート電極と、 前記半導体基板の前記空き領域において櫛形のパターンに形成されたダミーゲート電極と、 前記ダミーゲート電極の少なくとも一部と前記半導体基板の間の静電容量から前記半導体装置の電源のデカップリングキャパシタを構成するように、前記ダミーゲート電極の少なくとも一部と前記半導体基板に接続された配線と を有する半導体装置。
IPC (6件)：
H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/06 ,  H01L27/092
FI (4件)：
H01L27/04 C ,  H01L27/06 102A ,  H01L27/08 321D ,  H01L27/04 H
Fターム (19件)：
5F038AC03 ,  5F038AC04 ,  5F038AC05 ,  5F038AC15 ,  5F038BH03 ,  5F038BH19 ,  5F038CA05 ,  5F038CA18 ,  5F038CD02 ,  5F038EZ20 ,  5F048AA07 ,  5F048AB03 ,  5F048AC03 ,  5F048AC10 ,  5F048BB01 ,  5F048BB02 ,  5F048BF15 ,  5F048BF16 ,  5F048CC05
引用特許：
審査官引用 (4件)
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