特許

J-GLOBAL ID：200903049032352302

半導体装置

発明者： 高橋 和史
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平10-013462
公開番号（公開出願番号）：特開平11-195720
出願日： 1998年01月06日
公開日（公表日）： 1999年07月21日
要約：

【要約】【課題】 導体パターンを過度に細くすることなく静電容量を低下させて必要な特性インピーダンスを確保できるようにする。【解決手段】 半導体装置2は、半導体チップ104を載置した概ね平面視正方形のセラミック基板4と、半導体チップ104を内側にしてセラミック基板4に被せた蓋部材108とによりパッケージ6が構成されている。セラミック基板4上には金属被膜から成る複数の導体パターン8が相互に間隔をおいて延設され、導体パターン8の内側の端部は半導体チップ104の端子とボンディングワイヤ126を介して電気的に接続されている。導体パターン8の反対側の端部は蓋部材108の外に導出され、この端部に外部端子128が固着されている。そして、セラミック基板4の裏面側で枠体118と導体パターン8との交差部の下方に溝10が形成され、その結果、この箇所で導体パターン8と金属被膜12との間に生成される静電容量は従来より小さくなる。

請求項（抜粋）：

半導体チップを載置した絶縁体基板と蓋部材とによりパッケージが構成され、前記蓋部材は、絶縁体の枠部と前記枠部の一側を塞ぐ板部とから成り前記枠部を前記絶縁体基板側に向け前記半導体チップを内側に収容して前記絶縁体基板に被せられ、前記絶縁体基板上には前記半導体チップの端子と電気的に接続した導体パターンが延設され、前記導体パターンの端部は前記枠部の外側に導出されている半導体装置であって、前記導体パターンと前記枠部との交差部下方における前記絶縁体基板の裏面に溝が形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 23/04 ,  H01L 23/12 301

FI (2件)：

H01L 23/04 F ,  H01L 23/12 301 L