特許

J-GLOBAL ID：200903049050705557

コンピュータシステム及びプロセッサのクロックを停止する方法

発明者： ジェイムズ・ピイ・カーダッチ ,  トサク・ナカニシ ,  ジミー・エス・チェン
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-297630
公開番号（公開出願番号）：特開平6-202753
出願日： 1993年11月04日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】 プロセッサが既知の状態にあることを保証しながら、プロセッサが現在実行している命令に関係なくCPUのクロックを任意の時に停止する。【構成】 クロック信号の停止をもたらすシーケンスを起動する新規の外部ピンを使用して構成する。外部ピンのアサートに対応して、現在命令を命令境界上で停止させるマイクロコード・エンジンを有する。論理回路は次にシステムのPLLにより生成されたクロック信号をマスクする。更に割込みメカニズムを利用して他のシステム割込みの間で外部信号の発生を優先化する。割込みメカニズムによりバスサイクルの途中でプロセッサがそのクロックを決して停止しないようにすることが出来る。

請求項（抜粋）：

発振信号を生成する共振器と集積回路(IC)とを含むコンピュータシステムにおいて、前記ICが、前記発振信号を受信するように接続され、前記発振信号の所定の倍数の周波数を有する内部クロック信号を出力するPLL回路と、前記内部クロック信号に同期してデータを処理する中央演算処理装置(CPU)と、それぞれ1つないし複数のマイクロ命令からなる命令のシーケンスを実行するマイクロコード・エンジンと、前記マイクロコード・エンジンに接続され、前記マイクロコード・エンジンに命令境界上で前記命令シーケンスの実行を停止させる外部信号と、前記マイクロコード・エンジンに接続して前記内部クロック信号をマスクし、それにより前記外部信号のアサートに対応して前記内部クロック信号を少なくとも前記CPUの一部から切り離す論理回路とからなり、前記論理回路が、前記マイクロコード・エンジンの命令シーケンスの実行の停止で内部クロック信号をマスクするコンピュータシステム。

引用特許：

審査官引用 (4件)

• 特開昭59-081720
  
• 特開平1-131934
  
• 特開平3-161815
  
• 特開平4-148403