デルタ・シグマ型D/A変換器

発明者：
出願人/特許権者：
代理人 (1件)：西野卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-036441
公開番号（公開出願番号）：特開平5-235773
出願日： 1992年02月24日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】デルタ・シグマ型D/A変換器の変換特性を装置外部からの指示により変更できるようにする。【構成】量子化回路4の出力データは、加算回路5で入力側のデータから差し引かれて遅延回路6に入力される。遅延回路6の出力は、遅延回路7及び乗算回路8に入力され、遅延回路7から加算回路9に入力されてデジタルデータDG1から差し引かれると共に乗算回路8から加算回路10に入力されて加算回路9の出力に足し合わされる。また、遅延回路6の出力は、積分回路20に入力され、その積分データが選択的に加算回路23に入力されて加算回路10の出力に加算される。加算回路23の加算動作で、積分データが加算されると3次のノイズシェーピングループとなり、「0」データが加算されると2次のノイズシェーピングループとなる。

請求項（抜粋）：

一定の周期で入力される複数ビットの第1のデジタルデータを第1のデジタルデータの入力周期より短い周期でサンプリングし、ビット数が削減された第2のデジタルデータに変換する量子化回路と、上記第1のデジタルデータから上記第2のデジタルデータへの変換時に生じる量子化ノイズを各変換毎にサンプリング期間単位で遅延して入力側に帰還し、帰還データを入力側のデータに順次加算するn次のノイズシェーピングループと、このノイズシェーピングループとは別にデータ変換時の量子化ノイズを入力側に帰還し、帰還データをサンプリング期間周期で順次加算する加算する積分型の補助ループと、上記量子化回路のデータ変換期間のうち、上記第2のデジタルデータに指定される期間に「1」レベルの信号を出力し、残余の期間に「0」レベルの信号を出力するパルス幅変調回路と、を備え、上記補助ループからのデータを選択的に上記量子化回路の入力側の信号に加算して(n+1)次のノイズシェーピングループを構成することを特徴とするデルタ・シグマ型D/A変換器。

引用特許：

審査官引用 (2件)

特開昭62-079695
特開昭59-080989

前のページに戻る