特許

J-GLOBAL ID：200903049129070018

半導体装置およびその製造方法

発明者： 油谷 明栄
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-040175
公開番号（公開出願番号）：特開2003-243537
出願日： 2002年02月18日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】 生産性および信頼性の劣化を抑えつつ、ダマシン法による電極やプラグ形成の際のボイドの発生を抑える。【解決手段】 酸化膜4に電極材料を埋め込むための開口部8を形成し、開口部8の少なくとも内側面に枠付けメタル10を形成した後、電極材料である埋め込みメタル5aを堆積する。枠付けメタル10と埋め込みメタル5aの材質は、酸化膜4上に埋め込みメタル5aを成膜する場合のインキュベーション時間よりも、枠付けメタル10上に埋め込みメタル5aを成膜する場合のインキュベーション時間の方が短くなるような組み合わせとする。つまり、埋め込みメタル5aの成膜は、開口部8の内面で先に開始されることとなる。そのため、埋め込みメタル5aが開口部8の上部に張り出してオーバーハング形状となることを防止でき、ボイドの発生を抑えることができる。

請求項（抜粋）：

半導体基板上に形成された素子に電気的に接続する電極あるいはプラグを備える半導体装置の製造方法であって、(a)前記半導体基板上に形成された第1の絶縁膜をエッチングすることで、前記第1の絶縁膜に前記電極あるいはプラグを形成するための開口部を形成する工程と、(b)前記開口部の少なくとも内側面に、第1のメタルを堆積させる工程と、(c)前記第1のメタルが形成された前記開口部に、第2のメタルを堆積させることにより前記電極あるいはプラグを形成する工程とを備え、前記第1のメタル上における前記第2のメタルのインキュベーション時間は、前記第1の絶縁膜上における前記第2のメタルのインキュベーション時間よりも短い、ことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8242 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 27/108

FI (3件)：

H01L 27/10 621 B ,  H01L 21/90 A ,  H01L 21/88 R

Fターム (33件)：

5F033HH07 ,  5F033HH18 ,  5F033HH33 ,  5F033HH35 ,  5F033JJ07 ,  5F033JJ18 ,  5F033JJ33 ,  5F033JJ35 ,  5F033MM10 ,  5F033NN05 ,  5F033PP06 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033VV10 ,  5F033XX02 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083MA06 ,  5F083MA17 ,  5F083PR06 ,  5F083PR09 ,  5F083PR21 ,  5F083PR39 ,  5F083PR40