特許

J-GLOBAL ID：200903049182894499

縦型半導体装置

発明者： 加藤 直人
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-259346
公開番号（公開出願番号）：特開平5-102487
出願日： 1991年10月07日
公開日（公表日）： 1993年04月23日
要約：

【要約】【目的】 縦型MISデバイスにおいて、ノイズ電流印加時の寄生トランジスタ動作を抑制し、素子の破壊耐量を向上する。【構成】 nチャネルDMOS素子の各単位セルを構成するpベース層3を部分的にp抜き取り領域4にてセル相互間を連続させ、p抜き取り領域4を介してpベース層をソース電極9と領域Z2にて短絡させる。これにより、印加されたノイズは従来のn+ ソース層5を通って領域Z1よりソース電極9へ抜ける通路と、p抜き取り領域4を介して領域Z2よりソース電極9へ抜ける通路とに分流されることになる。また、素子全体においてp領域は連続して1つの連続領域を形成するため、局所的なpベース層の電位上昇は抑えられる。以上により、寄生トランジスタ動作は抑制され、素子の破壊耐量が向上される。

請求項（抜粋）：

その主面側に第1導電型のドリフト領域を備えた半導体基板と、前記ドリフト領域内に形成され、第2導電型のベース層と、このベース層内に形成された第1導電型のソース層と、前記ベース層内において前記ソース層と前記ドリフト領域との間に形成されるチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース層および前記ベース層とに電気接続するソース電極と、前記半導体基板の他表面側に配設されるドレイン電極と、前記ベース層と部分的に接続するとともに、前記ソース電極と電気的接触する該ベース層と同一導電型の抜き取り領域とを備えることを特徴とする縦型半導体装置。

FI (2件)：

H01L 29/78 321 W ,  H01L 29/78 321 K

引用特許：

審査官引用 (3件)

• 特開昭62-145777
  
• 特開昭63-164473
  
• 特開昭56-152271