特許
J-GLOBAL ID：200903049184389139
半導体集積回路装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-172683
公開番号（公開出願番号）：特開平11-026711
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：
【要約】【課題】 DRAMを有する半導体集積回路装置において、半導体基板の不純物濃度を高くすることなく、メモリセル選択用MISトランジスタのしきい値を高くする。【解決手段】 DRAMのメモリセルを構成するnチャネル形のメモリセル選択用MOS・FETQのゲート電極5gを構成する低抵抗ポリシリコン膜の導電形をp+ 形とした。
請求項（抜粋）：
メモリセル選択用MISトランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるDRAMを半導体基板上に有する半導体集積回路装置であって、前記メモリセル選択用MISトランジスタのゲート電極が多結晶シリコン、バリア金属および高融点金属またはシリサイドが順次積層された構造を成し、前記多結晶シリコンの導電形を、前記メモリセル選択用MISトランジスタのソース・ドレイン用の半導体領域の導電形とは逆の導電形としたことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 C
