特許
J-GLOBAL ID：200903049212548132
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-116482
公開番号（公開出願番号）：特開平9-306190
出願日： 1996年05月10日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 ラッチ回路へのデータロード後、即座にメモリセルアレイからデータの読出を行なう場合にも、高速読出ができること、ラッチ回路に既にロードされたデータの破壊を防止すること、回路面積の縮小化を図ることである。【解決手段】 選択されたアドレスに相当するビット線が、BL0であるとする。このとき、ビット線BL0の電位のみが「H」レベルになる。そして、ビット線BL0〜BLnと別個の設けられたデータ線D0,/D0〜D7,/D7を介して、ロードすべきデータDin0〜Din7が、ラッチ回路L0に供給される。さらに、1バイトごとのデータロードが終了するとすべてのビット線BL0〜BLnがリセットされる。
請求項（抜粋）：
不揮発性半導体記憶装置であって、メモリセルアレイを備え、前記メモリセルアレイは、複数のビット線と、前記ビット線に対応して設けられるスタックゲート型のメモリセルとを含み、前記不揮発性半導体記憶装置は、前記複数のビット線に対応して設けられ、各々が、ロードすべきデータを書込むための複数のラッチ手段と、前記メモリセルアレイに対応して設けられ、前記複数のラッチ手段に、ロードすべき前記データを供給するデータ線とをさらに備え、選択されたアドレスに相当する前記ビット線の電位だけを所定レベルにし、その所定レベルにされた前記ビット線に対応する前記ラッチ手段に、前記データ線からロードすべき前記データを供給する、不揮発性半導体記憶装置。
IPC (5件)：
G11C 16/06
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 510 F
, H01L 27/10 434
, H01L 29/78 371
