特許
J-GLOBAL ID：200903049216506582
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-267655
公開番号（公開出願番号）：特開平8-130254
出願日： 1994年10月31日
公開日（公表日）： 1996年05月21日
要約：
【要約】【目的】 電源電圧が低電圧化されても、安定した動作を実現できる半導体記憶装置を提供する。【構成】 メモリセル領域MCには1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4とが形成されている。これらの各トランジスタを覆う絶縁層71上に1対の高抵抗R1、R2が形成されている。この高抵抗R1、R2を覆うように絶縁層73が形成されており、この絶縁層73上にワード線51aが形成されている。このワード線51aを覆うように絶縁層75が形成されており、この絶縁層75上にGND配線61a、ビット線61c、61bが形成されている。
請求項（抜粋）：
1対のアクセストランジスタと1対のドライバトランジスタと1対の負荷素子とをメモリセル領域内に有するスタティック型メモリセルを備えた半導体記憶装置であって、主表面を有する半導体基板と、前記半導体基板の主表面に所定の距離を隔てて形成された1対の第1のソース/ドレイン領域と、1対の前記第1のソース/ドレイン領域に挟まれる前記半導体基板の主表面上にゲート絶縁膜を介在して形成された第1のゲート電極層とを有する第1のアクセストランジスタと、前記半導体基板の主表面に所定の距離を隔てて形成された1対の第2のソース/ドレイン領域と、1対の前記第2のソース/ドレイン領域に挟まれる前記半導体基板の主表面上にゲート絶縁膜を介在して形成され、かつ前記第1のゲート電極層と同じ導電層から分離されて形成された第2のゲート電極層とを有する第2のアクセストランジスタと、前記半導体基板の主表面に所定の距離を隔てて形成された1対の第3のソース/ドレイン領域と、1対の前記第2のソース/ドレイン領域の一方に電気的に接続されるように1対の前記第3のソース/ドレイン領域に挟まれる前記半導体基板の主表面上にゲート絶縁膜を介在して形成された第3のゲート電極層とを有する第1のドライバトランジスタと、前記半導体基板の主表面に所定の距離を隔てて形成された1対の第4のソース/ドレイン領域と、1対の前記第1のソース/ドレイン領域の一方に電気的に接続されるように1対の前記第4のソース/ドレイン領域に挟まれる前記半導体基板の主表面上にゲート絶縁膜を介在して形成された第4のゲート電極層とを有する第2のドライバトランジスタと、前記各トランジスタのゲート電極層の周囲および上方を覆うように形成され、1対の前記第1のソース/ドレイン領域の一方に達する第1の孔と、1対の前記第2のソース/ドレイン領域の一方に達する第2の孔とを有する第1の絶縁層と、前記第1の孔を通じて1対の前記第1のソース/ドレイン領域の一方に電気的に接続された第1の負荷素子と、前記第2の孔を通じて1対の前記第2のソース/ドレイン領域の一方に電気的に接続された第2の負荷素子と、前記第1および第2の負荷素子を覆うように形成された第2の絶縁層と、前記第1および第2の絶縁層は、前記第1および第2の絶縁層を貫通して前記第1のゲート電極層の上面に達する第3の孔と、前記第2のゲート電極層の上面に達する第4の孔と、前記第1および第2のドライバトランジスタの前記第3のソース領域および前記第4のソース領域の各々に達する第5および第6の孔とを有し、前記第2の絶縁層上に形成され、前記第3および第4の孔を通じて、前記第1および第2のゲート電極層に電気的に接続されたワード線用導電層と、前記第2の絶縁層の上方に形成され、前記第5および第6の孔を通じて前記第1および第2のドライバトランジスタの前記第3および第4のソース領域に電気的に接続された接地用導電層とを備えた、半導体記憶装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
