特許
J-GLOBAL ID：200903049226104377
薄膜トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人 田中・岡崎アンドアソシエイツ
公報種別：公開公報
出願番号（国際出願番号）：特願2005-040041
公開番号（公開出願番号）：特開2005-236294
出願日： 2005年02月17日
公開日（公表日）： 2005年09月02日
要約：
【課題】 従来の薄膜トランジスタデバイスの製造におけるフォトリソグラフィ工程により生じる、材料、労働力、または技術コストの消耗、生産率の低下と生産時間などの浪費について、いずれかを減少できる簡略化した製造工程を提供するものである。【解決手段】 薄膜トランジスタの製造方法において、薄膜トランジスタのソース/ドレイン金属電極をガラス基板上に形成する工程と、ポリシリコン層、ゲート酸化層(誘電体層)およびゲート金属層を形成する工程と、薄膜トランジスタのソース/ドレイン領域とソース/ドレイン金属領域とを接続するための垂直開口を形成する工程と、前記開口も金属を充填して金属層を形成すると共に、薄膜トランジスタのソース/ドレイン領域とソース/ドレイン金属領域とを接続する、特定回路線を形成する工程と、を含むものとした。【選択図】 図3
請求項（抜粋）：
薄膜トランジスタの製造方法において、
ガラス基板にバッファ層を堆積する工程と、
バッファ層に金属層を堆積するとともに、金属層の一部を除去してソース/ドレイン金属領域を定義する工程と、
ソース/ドレイン金属領域に、ゲート酸化層及びゲート金属層を堆積する工程と、
第一部分構造と、第一部分構造の下方に形成された第二部分構造とからなる第一フォトレジストパターンを、ゲート金属層上に形成する工程と、
第一フォトレジストパターンを利用して、ゲート金属層、ゲート酸化層及びシリコン層を選択的に一部除去する工程と、
ゲート金属層を覆う面積が第一フォトレジストパターンよりも小さくなるように、第一フォトレジストパターンを、選択的に一部除去して、第二フォトレジストパターンを形成する工程と、
第二フォトレジストパターンにより、ゲート金属層を選択的に一部除去する工程と、
第二フォトレジストパターンを除去する工程と、
ドーパントをシリコン層中にドープして、ソース/ドレイン領域を形成する工程と、
からなることを特徴とする薄膜トランジスタの製造方法。
IPC (2件)：
FI (2件)：
H01L29/78 627C
, H01L29/78 616T
5F110AA16
, 5F110BB01
, 5F110BB04
, 5F110BB09
, 5F110CC02
, 5F110DD02
, 5F110DD13
, 5F110EE42
, 5F110EE44
, 5F110FF02
, 5F110FF29
, 5F110GG02
, 5F110GG13
, 5F110GG44
, 5F110HJ01
, 5F110HJ13
, 5F110HK32
, 5F110HK33
, 5F110HL07
, 5F110NN02
, 5F110QQ02
, 5F110QQ11
, 5F110QQ19
