特許

J-GLOBAL ID：200903049274442578

メモリシステム

発明者： 佐々木 敏夫 ,  加藤 正高 ,  足立 哲生 ,  田中 利広 ,  久米 均 ,  木村 勝高
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-228780
公開番号（公開出願番号）：特開平8-069698
出願日： 1994年08月30日
公開日（公表日）： 1996年03月12日
要約：

【要約】【目的】 書換え時に消去領域のデータを待避することなく能率的に書換え可能なメモリシステムを提供する。【構成】 センスラッチ回路を用いて1本のワード線上の複数個のメモリセルに対して同時にデータの書込みが行えるメモリチップCH1〜CHkと、それを外部とインタフェースされるインタフェース手段100とを採用し、消去と同様に、1本のワード線を1つのセクタと定義してセクタ単位の書込みを可能にする。書込みと消去の単位が一致されているから、データの書換え時に必要とされていたデータの一時保管作業とそのための待避領域が不要となる。

請求項（抜粋）：

複数個の半導体メモリチップとそれらチップの動作を制御するためにそれらのチップに接続された制御手段とを有する電気的に消去および書込み可能な不揮発性半導体メモリシステムであって、夫々行および列に配置された複数個の半導体メモリセルをもつ複数個のメモリブロックに分割されたメモリセルアレイを供え、それにおける各メモリセルは、半導体基板に形成されたソースおよびドレイン領域、ソース・ドレイン領域間において前記半導体基板上に形成されたゲート絶縁膜、そのゲート絶縁膜上に形成された浮遊ゲート、およびその上に層間絶縁膜を介して形成された制御ゲートを備えた絶縁ゲート電界効果トランジスタ構造体を含み、1つの列上の複数個のメモリセルのトランジスタ構造体のドレイン領域は1本のデータ線に接続され、1つの行上の複数個のメモリセルのトランジスタ構造体の制御ゲートは1本のワード線に接続され、1つの列上の複数個のメモリセルのトランジスタ構造体のソース領域は相互に接続され、前記メモリブロックに対し設けられ、行方向に延在されて前記基板上に形成された複数個の共通ソース線を有し、半導体基板内に形成されたソースおよびドレイン領域、およびソース・ドレイン領域間において前記半導体基板上に絶縁膜を介して形成されたゲート電極を備える選択トランジスタが行方向に複数個並設された第1の選択用絶縁電界効果トランジスタ行を複数個有し、これらの第1の選択用絶縁電界効果トランジスタ行は前記メモリブロックの夫々に1本宛設けられ、このとき1個の選択トランジスタが1つのメモリブロックの夫々の列に対して設けられその列のメモリセルのトランジスタ構造体の共通接続されたソース領域と対応の1本の共通ソース線との間に接続され、半導体基板内に形成されたソースおよびドレイン領域、およびソース・ドレイン領域間において前記半導体基板上に絶縁膜を介して形成されたゲート電極を備える選択トランジスタが行方向に複数個並設された第2の選択用絶縁電界効果トランジスタ行を複数個有し、これらの第2の選択用絶縁電界効果トランジスタ行は前記メモリブロックの夫々に1本宛設けられ、このとき1個の選択トランジスタが1つのメモリブロックの夫々の列に対して設けられて1つの列の複数個のメモリセルのトランジスタ構造体のドレイン領域と対応の1本のデータ線との前記接続が行なわれ、更に、一括消去の対象とされる1本のワード線に接続された複数個のメモリセルに対して書込みを一括して行なうために、夫々1本のデータ線上の1ビットの書込み/読出しデータを前記制御手段の制御の下に格納する、夫々のデータ線に各別に接続された複数個のラッチ回路を備えて、成るものであることを特徴とするメモリシステム。

IPC (2件)：

G11C 16/06 ,  H01L 27/115

FI (2件)：

G11C 17/00 510 Z ,  H01L 27/10 434

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-331403   出願人：株式会社日立製作所
• 特開平2-044599