特許
J-GLOBAL ID：200903049323883747
固定長変換回路
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 進
公報種別：公開公報
出願番号（国際出願番号）：特願平4-107926
公開番号（公開出願番号）：特開平5-304480
出願日： 1992年04月27日
公開日（公表日）： 1993年11月16日
要約：
【要約】【目的】可変長-固定長変換処理を高速にする。【構成】加算器22はFF23を介して出力の下位3ビットが帰還されて、有効ビット数と下位3ビットとを加算する。加算器22出力の下位3ビットは前回の余りビット数を示しており、加算器28はこの下位3ビットとハフマン符号長とからシフト量を求める。パラレルシフト回路21はこのシフト量だけ入力データをMSB側にシフトさせて8ビット固定長回路30に与える。制御クロック発生回路31は加算器22の上位3ビットを用いて8ビット固定長回路30の処理を制御する。8ビット固定長回路30はデコード回路40から余りビットを示す7ビット長の出力が与えられて、前回の固定長変換処理における余りビットと入力データの有効ビットとを連続させて合成し8ビット単位でパラレル出力する。入力データをパラレル処理しており、8ビット固定長変換処理を高速にすることができる。
請求項（抜粋）：
入力可変長データの有効ビット長を示すデータが与えられると共に出力の下位nビットが帰還されて前記有効ビット長と帰還された下位n(nは自然数)ビットとを加算する加算手段と、前記下位nビットと前記有効ビット長のデータとを用いて前回の固定長処理における余りビットと前記有効ビットとを連続させるためのシフト量を求めるシフト量演算手段と、前記入力可変長データを前記シフト量に基づいてビットシフトして出力するシフト手段と、前記加算手段の出力の下位nビットを用いて前記シフト手段の出力の有効ビットと前記余りビットとを連続させた合成データを得る合成手段と、前記加算手段の出力の最上位ビットから下位n+1ビットまでのデータを用いて前記合成データをnビット長の固定長データに変換する場合の処理タイミングを制御する制御クロック発生手段と、この制御クロック発生手段からのクロックを用いて前記合成データをnビット単位で固定長変換処理して出力する固定長手段とを具備したことを特徴とする固定長変換回路。
IPC (4件)：
H03M 7/40
, G06F 5/00
, G06F 15/66 330
, H04N 1/419
