特許

J-GLOBAL ID：200903049335557403

自動利得制御回路

発明者： 高木 暢之 ,  中島 正道 ,  小野寺 純一
出願人/特許権者： 株式会社富士通ゼネラル
代理人 (1件)： 古澤 俊明 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-274685
公開番号（公開出願番号）：特開2001-102883
出願日： 1999年09月28日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 入力映像信号を利得制御増幅器12で増幅し、A/D変換器14でディジタル信号に変換し、その出力信号Vがピークレベル設定値Lを超えたときに誤差検出部16から差分(L-V)を出力し、超えないときには0を出力し、出力値を積分器18aで積分し、積分値をD/A変換器20でアナログ信号に変換して利得制御増幅器12へ出力するようにした自動利得制御回路において、自動利得制御で利得制御増幅器12の利得が一度低下しても、低下した利得を上昇させることができるようにすること。【解決手段】 積分器18aに積分値を置数する内部レジスタ24を設け、内部レジスタ24の置数値を一定時間毎に読み出し、一致状態が設定時間継続したときに読み出した積分値に予め設定した固定値Kを加算し、新たな積分値として内部レジスタ24に書き込む読出・書込制御手段(マイコン22)を設ける。

請求項（抜粋）：

アナログの入力映像信号を利得制御可能に増幅して出力する利得制御増幅器と、この利得制御増幅器の出力信号をディジタル信号に変換して出力するA/D変換器と、このA/D変換器の出力信号Vをピークレベル設定値Lと比較し、このピークレベル設定値Lを超えたときには差分を出力し、超えないときには0を出力する誤差検出部と、この誤差検出部の出力値を積分する積分器と、この積分器の積分値をアナログ信号に変換して利得制御増幅器へ出力するD/A変換器とを具備し、A/D変換器の出力信号Vがピークレベル設定値Lを超えたときに利得制御増幅器の利得を低下させるようにした自動利得制御回路において、前記積分器内に積分値を置数する内部レジスタを設け、この内部レジスタの置数値を一定時間毎に読み出し、一致状態が設定時間継続したときに、読み出した積分値に予め設定された固定値Kを加算し、新たな積分値として前記内部レジスタに書き込む読出・書込制御手段を具備してなることを特徴とする自動利得制御回路。

IPC (3件)：

H03G 3/20 ,  H03M 1/18 ,  H04N 5/52

FI (3件)：

H03G 3/20 A ,  H03M 1/18 ,  H04N 5/52

Fターム (16件)：

5C026BA01 ,  5C026BA12 ,  5J022AA01 ,  5J022AB01 ,  5J022CB04 ,  5J022CC02 ,  5J022CE08 ,  5J022CF02 ,  5J100JA01 ,  5J100KA05 ,  5J100LA00 ,  5J100LA09 ,  5J100LA11 ,  5J100LA13 ,  5J100QA01 ,  5J100SA03