特許

J-GLOBAL ID：200903049341829911

論理回路

発明者： 柴山 充文
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-257760
公開番号（公開出願番号）：特開平10-084275
出願日： 1996年09月06日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】フォールトトレラントに関する知識やそのための設計を必要とせずに、フォールトトレラント性を実現可能とした論理回路の提供する。【解決手段】セルフチェッキング回路により実現されたプログラマブル論理セル1が複数個互いに接続されたセルフチェッキングプログラマブル論理セルアレイ2と故障発生時の制御回路3から構成され、セルフチェッキングプログラマブル論理セル1に故障が発生した場合、そのセルフチェッキング性により実装された回路に依存せずに、故障の発生が検出される。故障発生時の制御回路3は故障が発生すると、論理セルアレイ2のクロック信号を停止や論理セルアレイ2の再プログラムなどを行い、故障に対応する。

請求項（抜粋）：

セルフチェッキング機能を具備してなるプログラマブル論理セルを複数備えることによりプログラマブル論理回路を構成したことを特徴とする論理回路。

IPC (2件)：

H03K 19/177 ,  G06F 11/20 310

FI (2件)：

H03K 19/177 ,  G06F 11/20 310 E

引用特許：

審査官引用 (1件)

• 電子組立体
  公報種別：公開公報   出願番号：特願平5-268922   出願人：スミスズインダストリーズパブリックリミテッドカンパニー