特許
J-GLOBAL ID：200903049346115305
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-065577
公開番号（公開出願番号）：特開2000-260781
出願日： 1999年03月11日
公開日（公表日）： 2000年09月22日
要約：
【要約】 (修正有)【課題】 素子の微細化及び動作速度の向上に寄与することができる半導体装置及びその製造方法を提供する。【解決手段】 ベース引き出し電極となる多結晶シリコン膜206を含む積層膜205〜207をパターニングする工程において、同一のマスクを用いてベース・エミッタ層形成領域とコレクタ層形成領域とを除去する。この領域に選択的エピタキシャル成長を行ってコレクタ層210a及び210bを形成し、コレクタ層210a上にベース層213を形成し、ベース層213の表面のー部分にエミッタ層216を形成する。これにより、ベース層213とコレクタ層210b、エミッタ層216とコレクタ層210b、ベース層213とエミッタ層216とをそれぞれ自己整合的に形成することができ、マスク合わせずれを考慮する必要がないためエミッタ層216とコレクタ層210bとの距離d2を短縮することができ、微細化及び動作速度の高速化が達成される。
請求項（抜粋）：
表面部分に素子分離層が形成された半導体基板と、前記半導体基板の表面上において、ベース・エミッタ層形成領域及びコレクタ層形成領域が除去されるようにパターニングされて形成された、ベース電極引き出し層を含む積層膜と、前記ベース・エミッタ層形成領域及びコレクタ層形成領域において前記半導体基板上にエピタキシャル成長によりそれぞれ形成されたー導電型シリコン層と、前記ベース・エミッタ層形成領域に形成された前記シリコン層の表面上においてエピタキシャル成長により形成され、表面のー部分にー導電型エミッタ層が形成された逆導電型ベース層と、を備え、前記積層膜のパターニングにより、前記ベース層と前記コレクタ層、前記エミッタ層と前記コレクタ層、前記ベース層と前記エミッタ層とがそれぞれ自己整合的に形成されていることを特徴とする半導体装置。
IPC (2件)：
Fターム (20件)：
5F003AP05
, 5F003BA13
, 5F003BA27
, 5F003BB07
, 5F003BC02
, 5F003BC05
, 5F003BC08
, 5F003BE07
, 5F003BE08
, 5F003BG03
, 5F003BG10
, 5F003BM01
, 5F003BP06
, 5F003BP31
, 5F003BP33
, 5F003BP96
, 5F003BP97
, 5F003BS04
, 5F003BS05
, 5F003BS06
