特許

J-GLOBAL ID：200903049393923819

半導体装置及びその製造方法

発明者： 大 石 周
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-109774
公開番号（公開出願番号）：特開平11-307760
出願日： 1998年04月20日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 MOSトランジスタにおけるショートチャネル効果を抑制する。【解決手段】 半導体基板10に開孔22を形成する。次に、この開孔22にゲート酸化膜244を介してゲート電極40を形成する。また、このゲート電極40の両側にソース/ドレイン領域42、44とを形成するが、その際、これらソース/ドレイン領域42、44の深さと、開孔22の底面48cとが、実質的に一致するように形成する。これにより、空乏層50がチャネル方向へ延びにくくすることができ、ショートチャネル効果を抑制することができる。

請求項（抜粋）：

開孔が形成された半導体基板と、前記開孔の側面を覆う側面側ゲート絶縁膜と、前記開孔の底面を覆う底面側ゲート絶縁膜とを有する、ゲート絶縁膜と、前記開孔内に埋め込まれて、前記ゲート絶縁膜上に形成された、ゲート電極と、前記側面側ゲート絶縁膜を介して前記ゲート電極両側における半導体基板の表面側に形成されたソース/ドレイン領域であって、前記開孔の底面と深さが実質的に一致するよう形成されたソース/ドレイン領域と、を備えたことを特徴とする半導体装置。