特許

J-GLOBAL ID：200903049399540342

半導体記憶装置及びその製造方法

発明者： 土岐 和啓 ,  小椋 正気
出願人/特許権者： 松下電器産業株式会社 ,  ヘイロー エルエスアイ デザイン アンド デバイステクノロジー インコーポレイテッド
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-233355
公開番号（公開出願番号）：特開2003-046005
出願日： 2001年08月01日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】 チップ面積の増大を抑え且つセル電流の低下等の素子の動作特性を犠牲にすることなく、特に消去動作時のカップリングレシオの値を大きくすることにより、低電圧化を実現できるようにする。【解決手段】 p型シリコンからなる半導体基板10上には、素子分離領域13上に延びるように且つコントロールゲート15と交差してこれを跨ぐように形成されたポリシリコンからなる補助ゲート16が形成されている。ドレイン領域11上で且つコントロールゲート15におけるドレイン側の側面及び該側面と接続する補助ゲート16の側面上には第2の誘電体膜17を介してフローティングゲート18が形成されている。

請求項（抜粋）：

半導体基板に形成され、該半導体基板を複数の素子形成領域に分離する素子分離領域と、前記半導体基板の上に、前記複数の素子形成領域と第1の誘電体膜を介して交差すると共に、前記素子分離領域と交差するように形成された複数のコントロールゲートと、前記素子分離領域の上に延び且つ前記各コントロールゲートと交差するように形成された複数の補助ゲートと、前記各素子形成領域の上で且つ前記各コントロールゲートの一方の側面及び該一方の側面と接続された前記補助ゲートの側面上に第2の誘電体膜を介して形成された複数のフローティングゲートとを備えていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (33件)：

5F083EP03 ,  5F083EP14 ,  5F083EP23 ,  5F083EP24 ,  5F083EP40 ,  5F083EP53 ,  5F083EP56 ,  5F083ER15 ,  5F083ER22 ,  5F083ER30 ,  5F083GA05 ,  5F083GA09 ,  5F083GA22 ,  5F083JA04 ,  5F083JA19 ,  5F083NA01 ,  5F083PR09 ,  5F083PR29 ,  5F101BA03 ,  5F101BA06 ,  5F101BA12 ,  5F101BA14 ,  5F101BA29 ,  5F101BA36 ,  5F101BB04 ,  5F101BB05 ,  5F101BC01 ,  5F101BD02 ,  5F101BD35 ,  5F101BD37 ,  5F101BE05 ,  5F101BE07 ,  5F101BH19