特許
J-GLOBAL ID：200903049405770002
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-325572
公開番号（公開出願番号）：特開平11-163325
出願日： 1997年11月27日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 微細化が進んでも活性領域上が絶縁膜で埋め込まれることのない,かつ電気的特性のよい半導体装置を提供する。【解決手段】 シリコン基板1上にポリシリコン膜7を形成し、これをエッチングストッパとして用いて活性領域を囲む溝部4を形成する。基板上に絶縁膜を堆積した後、平坦化を行って、溝部に絶縁膜を埋め込んで溝型の素子分離5aを形成する。基板上に導体膜18を堆積し、導体膜18及びポリシリコン膜7をパターニングして、下部ゲート電極7a及び上部ゲート電極18aを形成する。その後、上部ゲート電極18aで覆われていない素子分離5aを選択的にエッチングして、素子分離5aとシリコン基板1との段差を小さくする。ゲート電極下方では大きな段差が存在するのでチャネル領域への横方向の電界の印加が生ぜず、他の領域では段差が小さいので活性領域が絶縁膜で埋め込まれることもない。
請求項（抜粋）：
半導体基板と、上記半導体基板の一部に設けられた活性領域と、上記活性領域を取り囲む絶縁性材料からなる溝型素子分離と、上記活性領域と上記溝型素子分離とに跨るゲート電極と、上記ゲート電極の側面上に形成された絶縁体サイドウォールとを備え、上記ゲート電極の下方となる領域においては上記溝型素子分離の方が上記活性領域内の上記半導体基板よりも高くなった段差が形成されている一方、上記ゲート電極で覆われていない領域においては上記溝型素子分離と活性領域の半導体基板との高低差が上記段差よりも小さいことを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 301 G
, H01L 21/76 L
, H01L 29/78 301 R
