特許

J-GLOBAL ID：200903049472479894

半導体装置の製造方法

発明者： 深澤 雄二
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2001-096641
公開番号（公開出願番号）：特開2002-299437
出願日： 2001年03月29日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 Low-k膜にCuなどの金属配線を埋め込み形成する際に、ビアホールや配線溝を形成するためのドライエッチング用プラズマあるいはフォトレジストを剥離するためのアッシングによって受けるLow-k膜に対するダメージの影響をなくした半導体装置の製造方法を提供する。【解決手段】 半導体基板1上に絶縁膜3を形成し、この絶縁膜3にコンタクト13及びダミーコンタクト14を有するCu配線11、12を形成する。その後絶縁膜3を除去し、その後にLow-k膜9を形成する。絶縁膜3は最終的に除去されてしまうので、プラズマあるいはアッシングによって受けるLow-k膜に対するダメージの影響をなくせる。また、ダミーコンタクトは、絶縁膜を除去した時にLow-k膜が形成されるまで配線が倒れたり剥離しないように支持するものである。

請求項（抜粋）：

半導体素子が形成された半導体基板上に下層の第1の配線が埋め込み形成された第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜をパターニングされたフォトレジストをマスクにしエッチングして配線溝及びこの配線溝にビアホールを形成してこのビアホール内に前記下層配線を露出させ、同時にダミービアホールを形成してこのダミービアホール内に前記第1の絶縁膜を露出させる工程と、前記配線溝内部、前記ダミービアホール内部及び前記ビアホール内部を含む第2の絶縁膜上に配線材料を堆積させる工程と、前記堆積された配線材料の表面を研磨して前記配線溝に第2の配線を形成し、前記ダミービアホールにダミーコンタクトを形成し、前記ビアホールに前記第1の配線と前記第2の配線とを接続するコンタクトを形成する工程と、前記第2の絶縁膜一部もしくは全部を除去して少なくとも前記ダミーコンタクトの一部もしくは前記コンタクトの一部を露出させる工程と、前記第2の配線、前記ダミーコンタクト及び前記コンタクトを被覆するように低誘電率絶縁膜からなる第3の絶縁膜を形成する工程と、前記第3の絶縁膜表面を平坦化して第2の配線の表面を露出させる工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/312 ,  H01L 21/314

FI (3件)：

H01L 21/312 Z ,  H01L 21/314 M ,  H01L 21/90 J

Fターム (46件)：

5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033SS11 ,  5F033VV01 ,  5F033XX00 ,  5F033XX14 ,  5F033XX23 ,  5F058AA10 ,  5F058AC03 ,  5F058AC05 ,  5F058AE01 ,  5F058AE10 ,  5F058AF04 ,  5F058AG10 ,  5F058AH02 ,  5F058BD01 ,  5F058BD02 ,  5F058BD04 ,  5F058BD09 ,  5F058BF02 ,  5F058BH20 ,  5F058BJ02